Реализация разделения цифрового потока от приемника SPDIF для подачи его на микросхемы ЦАП. Оптимизация схемы получения лучших условий прохождения сигнала. Моделирование работы схемы на языке VHDL. Фильтрация питания с большим числом цифровых микросхем.
Содержание Часть 1. Описание устройства и принципов его работы 1.1 Обоснование выбора темы 1.2 Краткое описание и возможные варианты исполнения 1.2.1 Подключение микросхемы ЦАП AD1851 1.2.1.1 Способ 1. Регистр сдвига для подключения по шине I2S 1.2.2 Подключение микросхемы ЦАП AD1852 (AD1853) Часть 2. Временные диаграммы 3.1 Временная диаграмма работы устройства разделения данных для микросхемы ЦАП AD1851 3.2 Временная диаграмма работы устройства разделения данных для микросхемы ЦАП AD1852 Часть 4. Наиболее часто встречается ситуация, когда приемник цифрового сигнала способен выдавать данные в формате IIS (наиболее универсальный и полнофункциональный формат), а микросхема ЦАП способна принимать данные в формате Right Justifited. Наиболее простым для работы выходным форматом данных цифровых приемников является формат Right Justifited: Рис. 3. формат передачи данных Right Justifited В этом формате данные левого и правого каналов передаются последовательно по одному проводнику SDATA, данные какого именно канала передаются в данный момент, определяет состояние сигнала LRCLK, тактовые импульсы передаются посредством сигнала SCLK.
Вы можете ЗАГРУЗИТЬ и ПОВЫСИТЬ уникальность своей работы
