Функциональная схема и механизм работы цифрового устройства обработки данных. Синтез управляющего автомата, выбор типа триггера, описание управляющего автомата и счётчиков на языке Verilog. Процесс тестирования и моделирования управляющего автомата.
Создать иерархический проект управляющего автомата, используя ввод данных в виде схемы и в виде описания на Verilog, сравните задержки переключения автомата для этих проектов. Числа, удовлетворяющие условию х2, модифицировать и записать в память по исходному адресу. Счетчик должен обеспечивать режимы начального сброса сигналом res = 1 и инкремента адреса при сигнале ina = 1. При сигнале wn = 0 в качестве данных для записи в память подключается выход АЛУ а при wn = 1 - код счетчика чисел N, АЛУ - комбинационная схема, выполняющая модификацию данных, поступающих по шине «do» и выдачу результата на шину «d». Такт Q3 необходим для выполнения модификации и записи числа в память, для этого необходим сигнал разрешения записи в память we = 1, В такте Q4 содержимое счетчика адреса увеличивается на 1, для этого формируется сигнал инкремент адреса «ina».
Вы можете ЗАГРУЗИТЬ и ПОВЫСИТЬ уникальность своей работы
