Реалізація HDL-моделі паралельного логічного контролера циклічної дії мовою опису апаратури AHDL у середовищі MAXplus II. Алгоритм функціонування паралельного логічного контролера циклічної дії: таблиці станів і переходів. Логічна структура блоку пам"яті.
При низкой оригинальности работы "Розробка HDL-моделі та комп’ютерне моделювання паралельного логічного контролера циклічної дії", Вы можете повысить уникальность этой работы до 80-100%
Блок памяті bp цикломата являє собою параметричний модуль, що забезпечує: багаторазову перевірку правильності прийняття керуючих рішень, причому час між перевірками задається параметром period1; період, після якого забезпечується скидання (обнуління) блоку памяті при відсутності стабільності інформації на вході блоку памяті задається параметром period2; Логічна структура блоку памяті bp (див. рис.2) містить наступні функціональні вузли: тактовий генератор ТГ, лічильник С1, призначений для формування сигналу Е, що являє собою імпульс із тривалістю в один такт сигналу синхронізації С и формується періодично з інтервалом часу t", лічильник С2, що забезпечує підрахунок кількості виконаних перевірок правильності реалізації логічних функцій ?, лічильник С3, що забезпечує скид регістра RG2, якщо на виході Q лічильника С2 протягом заданого інтервалу часу не формується сигнал логічної 1,N"-розрядні регістри памяті RG1 і RG2,N"-розрядна схема порівняння. .1] схеми порівняння стають нееквівалентними, у результаті чого на виході a№b схеми порівняння формується сигнал логічної 1, що надходить на вхід R лічильника С2 і забезпечує його скид. У випадку, якщо лічильник С2 дорахує до заданого значення n (що означає успішне виконання n-кратної перевірки), на його виході Q буде сформований сигнал логічної 1, що надходить на вхід Е регістра RG2, забезпечуючи таким чином запис інформації і формування сигналів q (t-1) [N".
Вы можете ЗАГРУЗИТЬ и ПОВЫСИТЬ уникальность своей работы
