Разработка микропроцессорной системы на базе микропроцессора Intel 8086 - Реферат

Данный курсовой проект посвящен разработке микропроцессорной системы на базе микропроцессора Intel 8086. Выполнение курсового проекта делится на четыре этапа: 1. разработка структурной схемы микропроцессорной системы; 4. разработка функциональной схемы модуля ввода/вывода. Данные, необходимые для выполнения работы берутся в соответствии с вариантом назначенным преподавателем. Ниже приведены условия для данного варианта: Конфигурация МПС - minВ данном проекте разрабатывается микропроцессорная система с минимальной конфигурацией, что предполагает использование управляющих сигналов, формируемых непосредственно на выводах микропроцессора Intel 8086. Тактовый генератор служит для генерации тактирующего сигнала обеспечивающего синхронизацию работы микропроцессора и микропроцессорной системы в целом. Так же формирует сигнала “ready” служащий для индикации момента когда установились частота генерируемого сигнала, и сигнала “reset” служащего для сброса микропроцессора и других элементов системы. Микропроцессор обеспечивает выполнение программы хранящейся модуле памяти, формирует адреса и сигналы управления для обращения к определенным ячейкам памяти модуля памяти, и отдельным элементам системы, таким как порты ввода/вывода, контроллер прерываний. Ниже поясняется назначение этих сигналов: A/D (15-0) - адрес ячейки памяти, порта ввода/вывода, или контроллера прерываний;Генератор имеет в своем составе кварцевый резонатор для обеспечения повышенной стабильности частоты генерируемого сигнала, кнопку сброса обеспечивающую выдачу генератором на вход процессора сигнала reset, RC цепь исключающую эффект “дребезга” контактов при нажатии кнопки сброса. Ко входам X1 и X2 подключается кварцевый резонатор, вход F/C служит для выбора внутреннего или внешнего задающего генератора, при подаче на него логического “0” генерация тактовых импульсов производится внутренним генератором, при подаче “1” - внешним задающим генератором, вход CSN позволяет обеспечить синхронизацию тактовых сигналов путем сброса делителей частоты при работе от внешнего задающего генератора. На выходе CLK подключенному ко входу CLK процессора, формируется тактовый сигнал генерируемый генератором. Выход RDY генератора подключен ко входу RDY процессора, и выдает сигнал готовности генератора. Эти выходы подключены к двум микросхемам 8282 и к одной микросхеме 8286 таким образом, что младшие восемь разрядов подключены к одной микросхеме 8282 и одной 8286, старшие к оставшейся микросхеме 8282.Модуль памяти включает в себя оперативное запоминающее устройство выполненное на двух микросхемах (DD4, DD5) с организацией 32Кх4, постоянное запоминающее устройство в виде восьми микросхем (DD6?DD13) с организацией 8Кх1 и дешифратор старших разрядов адреса выполненный на микросхемах DD1?DD3, обеспечивающий обращение к ОЗУ в диапазоне адресов 0000h?7FFFH, и к ПЗУ в диапазоне адресов E000h?FFFFH. На микросхемах DD1, DD3 выполнена комбинационная логическая схема, выходной сигнал которой является входным сигналом CS (выбор микросхемы) для микросхем памяти ОЗУ DD4, DD5. Учитывая что сигналом выбора микросхем для DD4, DD5 является логический "0", из таблицы видно что память ОЗУ будет выбрана только тогда, когда: · старший разряд адреса (А15) равен "0", что обеспечивает доступ к адресам в диапазоне 0000h?7FFFH; Комбинационная логическая схема выполненная на микросхеме DD2, выходной сигнал которой является входным сигналом CS (выбор микросхемы) для микросхем памяти ПЗУ DD6?DD13, обеспечивает доступ к этим микросхемам только в момент чтения информации из ПЗУ. Учитывая что сигналом выбора микросхем для DD6?DD13 является логический "0", из таблицы видно что память ПЗУ будет выбрана только тогда, когда: · старшие разряды адреса А13, А14, А15 равны "1", что обеспечивает доступ к адресам в диапазоне E000h?FFFFH;Модуль ввода/вывода содержит в себе два порта - параллельный порт ввода, выполненный на микросхеме 8255, и последовательный порт вывода, выполненный на микросхеме 8251. Так же в состав модуля ввода/вывода входят комбинационные логические схемы выполняющие роль дешифраторов адреса портов, и логическая схема, фиксирующая изменение состояния информационных входов порта ввода, для формирования сигнала запроса прерывания. Входы/выходы данных микросхемы 8255 соединены с шиной данных, адресные входы А0 и А1 соединены с соответствующими разрядами адресной шины, причем вход А1 соединен с линией первого разряда шины адреса через инвертор. С шины управления на входы WR и RD микросхемы поступают сигналы чтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратора адреса выполненного на микросхемах DD2, DD3. Входы/выходы данных микросхемы 8251 соединены с шиной данных, вход C/D (команды/данные) соединен с младшим разрядом адресной шины, с шины управления на входы WR и RD микросхемы поступают сигналы чтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратора адреса выполненного на микросхеме DD4.

Содержание

1. Цель курсового проекта

2. Разработка структурной схемы микропроцессорной системы

3. Разработка функциональной схемы микропроцессорного модуля

4. Разработка функциональной схемы модуля памяти

5. Разработка функциональной схемы модуля ввода/вывода

1. Цель курсового проекта микропроцессорная система микропроцессор intel