Особенности кодов настройки логических ячеек ПЛИС FPGA фирмы Altera - Статья

бесплатно 0
4.5 116
Синтез конечного комбинационного автомата, реализующего функцию голосования по большинству голосов в системе Quartus II фирмы Altera. Расшифровка кодов настройки логических элементов типа FPGA. Кодирование программируемых логических интегральных схем.

Скачать работу Скачать уникальную работу

Чтобы скачать работу, Вы должны пройти проверку:


Аннотация к работе
ОСОБЕННОСТИ КОДОВ НАСТРОЙКИ ЛОГИЧЕСКИХ ЯЧЕЕКРассматривается синтез конечного комбинационного автомата, реализующего так называемую мажоритарную функцию или функцию голосования по большинству голосов (выбор 2 из 3-х) в системе Quartus II фирмы Altera, которая в настоящий момент входит в корпорацию Intel. Фирма специализируется на производстве ПЛИС - программируемых логических интегральных схем. Расшифровываются коды настройки логических элементов (Logic Cell Comb) логических элементов типа LUT (Look Up Table) ПЛИС типа FPGA, описывающие содержимое соответствующих таблиц истинности функций, зависящих от входных переменных автомата. Показывается изменение кодов в процессе оптимизации схемы, выполняемой системой Quartus II, с возможным изменением порядка следования переменных и соответствия входам LUT с четырьмя входами, но сама логическая функция не изменяется. Decrypts the configuration logic elements codes (Logic Cell Comb) type LUT (Look Up Table) FPGA, describing the contents of the corresponding truth table functions that depend on the input variables of the machine.При этом автомат задается не только схемой в виде BDF (Block Diagram / Schematic File), но и на языках описания аппаратных средств VHDL, Verilog, AHDL и др., а также в виде графа автомата - State Machine File. Компилируем проект на ПЛИС EP2C5AF256A7, получаем отчет - файл - рис. Схема RTL (Register transfer level - уровень регистровых передач) представлена на рис. Строим вручную схему в виде BDF (Block Diagram / Schematic File) - рис. Схема RTL фактически повторяет BDF и не содержит конфигурационной информации, но она имеется в виде шестнадцатеричного кода в отчете Technology Map Viewer (Post Mapping - после размещения на «карте» ячеек ПЛИС) - рис.

Вывод
Таким образом, шестнадцатеричные коды - конфигурационные данные (LOGIC_ CELL_COMB) LUT могут быть преобразованы в таблицы истинности соответствующих

Рис. 16. Technology Map Viewer (Post Fitting) для схемы на ПЛИС Stratix IIGX

28 ВЕСТНИК ВГУ, СЕРИЯ: СИСТЕМНЫЙ АНАЛИЗ И ИНФОРМАЦИОННЫЕ ТЕХНОЛОГИИ, 2016, № 2

Особенности кодов настройки логических ячеек плис FPGA фирмы Altera

CCCC ALUT с младших разрядов (Post Fitting)

Рис. 18. Расшифровка второй части кода -

Рис. 20. Расшифровка четвертой части

(Post Fitting) кода - 0000 ALUT с младших разрядов

LOGIC_CELL_COMB начинается не со старших разрядов таблицы истинности, а с младших.

Список литературы
Рис. 19. Расшифровка третьей части кода - CCCC ALUT с младших разрядов (Post Fitting) логических функций. При этом порядок следования переменных («база» переменных) может быть произвольной и меняется при оптимизации схемы - при переходе от схемы Post Mapping к Post Fitting, но сама функция остается неизменной.

Несоответствие кодировок (LOGIC_ CELL_COMB) для ПЛИС Stratix IIGX с адаптивным логическим модулем ALM на 6 переменных ( 64 бита - 16 шестнадцатеричных цифр) и ПЛИС, имеющих LUT на 4 переменных (16 бит 4 шестнадцатеричных цифры) может быть объяснено использованием «обратной» кодировки. В этом случае

1. Угрюмов Е. П. Цифровая схемотехни-ка : учебное пособие / Е. П. Угрюмов. - СПБ. : БХВ-Петербург, 2004. - 518 с.

2. Цыбин С. Программируемая коммутация ПЛИС: взгляд изнутри. -Режим доступа: http://www.kit-e.ru/articles/plis/2010_11_56. php (дата обращения 16.12.2014)

3. An Ultra-Low-Energy, Variation-Tolerant FPGA Architecture Using Component-Speci_c Mapping. - Режим доступа: http://thesis.library. caltech.edu/7226/ (дата обращения 11.11.14 г.)

4. Золотуха Р., Комолов Д. Stratix III — новое семейство FPGA фирмы Altera. - Режим доступа: http://kit-e.ru/assets/files/pdf/2006_12_30.pdf (дата обращения 28.11.2015)

5. Использование ресурсов ПЛИС Stratix III фирмы Altera при проектировании микропроцессорных ядер. - Режим доступа: http:// www.kit-e.ru/articles/plis/2010_2_39.php (дата обращения: 27.11.2015).

6. Presentation on ALTERA’S FPGA Technology. - Режим доступа: http://www. authorstream.com/Presentation/hsrathore158-1410279-fpga/ (дата обращения: 29.11.2015).

ВЕСТНИК ВГУ, СЕРИЯ: СИСТЕМНЫЙ АНАЛИЗ И ИНФОРМАЦИОННЫЕ ТЕХНОЛОГИИ, 2016, № 2 29

С. Ф. Тюрин, А. С. Прохоров

7. Logic Array Blocks and Adaptive Logic Modules in Stratix III Devices. - Режим доступа: https://www.altera.com.cn/content/ dam/altera-www/global/zh_CN/pdfs/literature/ hb/stx3/stx3_siii51002.pdf (дата обращения: 29.11.2015).

8. Тюрин С. Ф., Громов О. А., Греков А. В. Реализация цифровых автоматов в системе Quartus фирмы Altera : лабораторный практикум. -Пермь : Изд-во ПНИПУ, 2011. - 133 с. 9. QUARTUSIIHELPV11.1 >enum_ENCODINGVH DLSYNTHESISATTRIBUTE.- Режим доступа: http://

Тюрин Сергей Феофентович - заслуженный изобретатель Российской Федерации, доктор технических наук, профессор кафедры автоматики и телемеханики, электротехнический факультет, Пермский национальный исследовательский политехнический университет.

E-mail: tyurinsergfeo@yandex.ru

Прохоров Андрей Сергеевич - аспирант кафедры автоматики и телемеханики, электротехнический факультет, Пермский национальный исследовательский политехнический университет.

E-mail: npoxop007@yandex.ru

quartushelp.altera.com/11.1/MERGEDPROJECTS/ hdl/vhdl/vhdl_file_dir_enum_encoding.htm (дата обращения 12.01.15 г.)

10. Naumov S. Lecture #10QUARTUSII Design Flow & Design Optimization ECE 37100 Lab, March 26, 2013. - Режим доступа: https:// www.linkedin.com/company/purdue-university-calumet?trk=ppro_cprof (дата обращения 12.01.15 г.)

Tyurin Sergey Feofentovich - Honored Inventor of the Russian Federation, Doctor of Technical Sciences, Professor at the Department of Automation and Telemechanics, Electrical Engineering Faculty, Perm National Research Polytechnic University.

E-mail: tyurinsergfeo@yandex.ru

Prokhorov Andrey Sergeevich - postgraduate student at the Department of Automation and Telemechanics, Electrical Engineering Faculty, Perm National Research Polytechnic University. E-mail: npoxop007@yandex.ru

30 ВЕСТНИК ВГУ, СЕРИЯ: СИСТЕМНЫЙ АНАЛИЗ И ИНФОРМАЦИОННЫЕ ТЕХНОЛОГИИ, 2016, № 2

Вы можете ЗАГРУЗИТЬ и ПОВЫСИТЬ уникальность
своей работы


Новые загруженные работы

Дисциплины научных работ





Хотите, перезвоним вам?