Моделирование цифровых узлов - Курсовая работа

В последние десятилетия произошло стремительное развитие информационных технологий, основу которых составляют вычислительные машины, системы и сети. Разработка аппаратных средств вычислительной техники в настоящее время базируется на информационных технологиях, позволяющих проводить описание цифровых устройств на языке высокого уровня, проводить логическое и схемотехническое моделирование с учетом разброса параметров, температуры и многого другого. Современным международным стандартом описания цифровой аппаратуры (Hardware Description Language - HDL) являются языки высокого уровня VHDL и VERILOG [1 - 6]. Разработано несколько популярных систем автоматизированного проектирования (САПР), в частности, пакет Active-HDL (www.aldec.com), позволяющий разрабатывать описание цифровых устройств на языках VHDL и VERILOG, а затем проводить логическое моделирование их на компьютере. Все основные фирмы, производящие электронные компоненты, разрабатывают модели этих компонентов в стандарте SPICE. Для первоначального изучения методов схемотехнического моделирования цифровых устройств наиболее удобна программа Micro-Cap (Microcomputer Circuit Analysis Program) (www.spectrum-soft.com) [7 - 9], разработанная фирмой Spectrum Software. Эта программа имеет удобный интегрированный интерфейс и использует математические модели электронных компонентов, совместимые с программами семейства SPICE. моделирование цифровой узел сигнал 1. Лабораторная работа охватывает начальный этап изучения интегрированной инструментальной среды Active-HDL на примере моделирования простых элементов цифровых устройств. 1.1 Создание нового проекта Мастер проекта (Design Wizard) предназначен для создания проекта цифрового устройства. Окно Начало (Getting Started) автоматически появляется после запуска программы (рис.1.1). Для продолжения работы над проектом необходимо нажать иконку HDE, выбрать в появившемся окне язык VHDL и, нажав ОК, перейти к окну Мастера новых исходных файлов (New Source File Wizard) (рис.1.5). Создадим в качестве примера VHDL-описание D-триггера (D-Flipflop (DFF)) с синхронизацией по переднему фронту синхроимпульса (Rising Edge Flipflop): Рис. 1.4 Окно Мастера процесса проектирования (Design Flow Manager) Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой, например в 5 нс. Очередным подготовительным этапом к моделированию является вызов и настройка графического редактора Временных диаграмм (Waveform Editor). К выходам триггеров DD4 - DD6 подключен логический элемент Е-НЕ DD7, который реагирует на двоичный код числа Рис.2.1 Счетчик на D-триггерах ТМ2 с модулем счета К = 6: а - схема по ГОСТ; б - схема по ANSI C - вход тактовых импульсов; R - вход импульса приоритетного сброса; DD1, DD4 - DD6 - триггеры КР1533ТМ2 (SN74ALS74); DD2, DD7 - КР1533ЛА3 (SN74ALS00); DD3 - КР1533ЛЛ1 (SN74ALS32) q, на единицу меньшего модуля счета К (q = K - 1 = 510 = 1012).