Комбинационная логика - Презентация

ХАРРИСГЛАВА 4 : Темы Введение Комбинационная логика Структурное моделирование Последовательностная логика И снова комбинационная логика Конечные автоматы Параметризованные модули Среда ТЕСТИРОВАНИЯЯЗЫКИ описания аппаратуры (HDL): Определяют функциональность проектируемого устройства Средства САПР синтезируют оптимизированные схему устройства, состоящую из логических элементов Большинство коммерческих проектов построено с использованием языков HDL Два лидирующих языка HDL: SYSTEMVERILOG Разработан в 1984 году компанией Gateway Design Automation Стандарт IEEE standard (1364) - в 1995 Расширенный стандарт - в 2005 (IEEE STD 1800-2009) VHDL 2008 Разработан в 1981 министерством обороны Стандарт IEEE standard (1076) - в 1987 Обновлен в 2008 (IEEE STD 1076-2008) ВВЕДЕНИЕМОДЕЛИРОВАНИЕ Тестовые воздействия подаются на входы Анализ выходов - для проверки корректности работы Миллионы долларов, сэкономленные при отладке в процессе моделирования, - вместо тестирования аппаратуры Синтез Преобразование HDL кода в список соединений (netlist ) аппаратного модуля (список элементов и связей между ними ) Важно : При использовании HDL следует думать об аппаратной реализации HDL кода От HDL описания - к логическим ЭЛЕМЕНТАМДВА типа модулей : Поведенческий : описывает что делает модуль Структурный : определяет модуль как совокупность взаимосвязанных более простых модулей Модули SYSTEMVERILOGMODULE example(input logic a , b, c, output logic y ); assign y = ~a & ~b & ~c | a & ~b & ~c | a & ~b & c; endmodule SYSTEMVERILOG : Поведенческое описание на SYSTEMVERILOGHDL Моделирование module example(input logic a , b, c, output logic y ); assign y = ~a & ~b & ~c | a & ~b & ~c | a & ~b & c; endmodule SYSTEMVERILOG :HDL Синтез module example(input logic a , b, c, output logic y ); assign y = ~a & ~b & ~c | a & ~b & ~c | a & ~b & c; endmodule SYSTEMVERILOG : Синтез :Чувствительный к регистру символов Пример: reset и Reset не одно и то же. Имена не могут начинаться с цифры Пример: 2mux - некорректное имя Пробелы игнорируются Комментарии: // однострочный комментарий /* многострочный комментарий */ Синтаксис SYSTEMVERILOGMODULE and3(input logic a , b, c, output logic y ); assign y = a & b & c; endmodule module inv (input logic a , output logic y ); assign y = ~a; endmodule module nand3(input logic a , b, c output logic y ); logic n1 ; // внутренний сигнал and3 andgate (a, b, c, n1); // экземпляр and3 inv inverter(n1, y); // экземпляр inverter endmodule Синтез с труктурных моделей - иерархияmodule gates(input logic [3:0 ] a, b, output logic [3:0] y1, y2, y3, y4, y5); /* Five different two-input logic gates acting on 4 bit busses */ assign y1 = a & b; // AND assign y2 = a | b; // OR assign y3 = a ^ b; // XOR assign y4 = ~(a & b); // NAND assign y5 = ~(a | b); // NOR endmodule // комментарий в одной строке /*…*/ комментарий в нескольких строках Поразрядные операторыmodule and8(input logic [7:0 ] a, output logic y); assign y = &a; // &a is much easier to write than // assign y = a[7] & a[6] & a[5] & a[4] & // a[3] & a[2] & a[1] & a[0]; endmodule Операторы сокращенияmodule mux2(input logic [3:0] d0, d1, input logic s, output logic [3:0] y); assign y = s ? d1 : d0; endmodule ?: также называется тернарным оператором потому, что он имеет 3 входа : s , d1 и d0 .