Элементная база для построения цифровых систем управления - Курсовая работа

К таким элементам относятся элементы логики, триггеры, дешифраторы, мультиплексоры, регистры. Связь между выходом z этой схемы и входами х и у описывается соотношением z = х ^ у (читается как «х и у»). Связь между выходом z этой схемы и входами х и у описывается соотношением z = х ? у. Применяются также неполные дешифраторы с меньшим числом выходов (10 или 12 при четырех переменных на входе, тогда ряд комбинаций на входе не используется). Вследствие этого триггер запоминает значение 0, поданное на вход D, а с выхода Q1 это значение подается на вход D триггера DD8.В результате выполнения данной курсовой работы мною были выполнены все поставленные задания. В процессе работы были использованы элементы логики, дешифраторы, мультиплексоры, триггеры, регистры.

Микроэлектроника - это комплексная область знаний, объектом изучения и разработки которой являются функционально сложные ИС, их структура, технология, диагностика, надежность и эксплуатация. Для осмысленной работы в области электроники и микроэлектроники необходимо изучать процессы, происходящие при взаимодействии электронов и других, заряженных и нейтральных частиц веществом, находящемся в любом из известных агрегатных состояний; основы физики твердого тела и физической химии; кристаллографию; науку с материалах в целом и материаловедение в частности; физику элементарных частиц и физику плазмы; физику газового разряда и ионных газов; электрохимию; коллоидную химию: химию ультрадисперсных частиц и многое другое и уметь применять эти знания на практике для создания реально существующих и реально действующих приборов. Электроника ее разделы, такие как микро наноэлектроника, занимаются проблемой, что надо сделать, т.е. приборными, аппаратными и системными вопросами. Основное поле деятельности - это создание так называемой элементной базы. Такие устройства обычно производят из полупроводников и полупроводниковых соединений.

Цифровые интегральные микросхемы по большей части состоят из транзисторов. С развитием техники размеры компонентов постоянно уменьшаются. При очень большой степени интеграции компонентов, а, следовательно, при очень малых размерах каждого компонента, очень важна проблема межэлементного взаимодействия - паразитные явления. Одна из основных задач проектировщика - компенсировать или минимизировать эффект паразитных утечек.

1. Постановка задачи

Целью выполнения самостоятельной работы является изучение принципа работы элементов комбинационного и последовательного типа. К таким элементам относятся элементы логики, триггеры, дешифраторы, мультиплексоры, регистры. В процессе работы нам необходимо выполнить 4 задания.

Каждое выполненное задание должно быть сопровождено подробными комментариями, а также подробным объяснением принципов функционирования каждого узла.

Задания: 1) Разработать схему ввода данных в параллельном коде с возможностью записи в D-триггеры с использованием элементов комбинационного и последовательного типа.

2) Разработать схему каскадного соединения мультиплексоров.

3) Разработать схему каскадного соединения дешифраторов.

4) Разработать схему регистровой памяти.

2. Основная часть схема триггер мультиплексор дешифратор

2.1 Описание используемых элементов

Для того чтобы объяснить принцип работы используемых в процессе выполнения заданий схем, вкратце опишем каждый элемент, который используется для реализации той или иной схемы.

Схема «И» реализует конъюнкцию (логическое умножение) двух или более логических значений. На рисунке 2.1 изображено условно-графическое обозначение элемента «И».

Рисунок 2.1 - условно-графическое обозначение элемента «И»

В таблице 2.1 представлена таблица истинности для данного элемента.

Таблица 2.1 Таблица истинности элемента «И»

X Y X^Y

0 0 0

0 1 0

1 0 0

1 1 1

Единица на выходе схемы «И» будет тогда и только тогда, когда на всех входах будут единицы. Когда хотя бы на одном входе будет нуль, на выходе также будет нуль.

Связь между выходом z этой схемы и входами х и у описывается соотношением z = х ^ у (читается как «х и у»).

Операция конъюнкции на функциональных схемах обозначается знаком & (читается как «амперсанд»), являющимся сокращенной записью английского слова and.

Схема «ИЛИ» реализует дизъюнкцию (логическое сложение) двух или более логических значений. На рисунке 2.2 изображено условно-графическое обозначение элемента «ИЛИ».

Рисунок 2.2 - условно-графическое обозначение элемента «ИЛИ»

В таблице 2.2 представлена таблица истинности для данного элемента.

Таблица 2.2 Таблица истинности элемента «ИЛИ»

X Y X ? Y

0 0 0

0 1 1

1 0 1

1 1 1

Когда хотя бы на одном входе схемы «ИЛИ» будет единица, на ее выходе также будет единица.

Знак «1» на схеме - от устаревшего обозначения дизъюнкции как «>=1» (т.е. значение дизъюнкции равно единице, если сумма значений операндов больше или равна 1). Связь между выходом z этой схемы и входами х и у описывается соотношением z = х ? у.

Схема «НЕ» (инвертор) реализует операцию отрицания. На рисунке 2.3 изображено условно-графическое обозначение элемента «НЕ».

Рисунок 2.3 - условно-графическое обозначение элемента «НЕ»

В таблице 2.3 представлена таблица истинности для данного элемента.

Таблица 2.3 Таблица истинности элемента «НЕ»

X

1 0

0 1

Дешифратор (DC) или декодер - комбинационная схема с п входами и m = 2п выходами (m > n), преобразующая двоичный входной п-код (кодовое слово) в унитарный. На одном из m выходов дешифратора появляется логическая 1, а именно на том, номер которого соответствует поданному на вход двоичному коду.

На всех остальных выходах дешифратора выходные сигналы равны нулю. Дешифратор используют, когда нужно обращаться к различным цифровым устройствам по адресу, представленному двоичным кодом.

Условное изображение дешифратора 4х16 (читаемого "четыре в шестнадцать") на схемах дано на рис.1. Дешифратор содержит число выходов, равное числу комбинаций входных переменных: от у0 = до y15 = abcd при п = 4 и m = 2п = 16.

Применяются также неполные дешифраторы с меньшим числом выходов (10 или 12 при четырех переменных на входе, тогда ряд комбинаций на входе не используется).

Каждый выход полного дешифратора реализует конъюнкцию входных переменных (код адреса) или их инверсий: при наборе у0 = 1, при у7 = 1, при abcd (1111) y15 = 1 и т. д.

Дешифраторы часто имеют разрешающий (управляющий, стробирую-щий) вход Е. При Е = 1 дешифратор функционирует как обычно, при Е = 0 на всех выходах устанавливается 0 независимо от поступающего кода адреса. Дешифраторы широко используют во многих устройствах, в том числе в качестве преобразователей двоичного кода в десятичный.

На рисунке 2.4 представлено условно-графическое обозначение дешифратора.

Рисунок 2.4 - условно-графическое обозначение дешифратора

В таблице 2.4 представлена таблица истинности для 3-разрядного дешифратора.

Таблица 2.4 Таблица истинности дешифратора

№ X2 X1 X0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

0 0 0 0 0 0 0 0 0 0 0 1

1 0 0 1 0 0 0 0 0 0 1 0

2 0 1 0 0 0 0 0 0 1 0 0

3 0 1 1 0 0 0 0 1 0 0 0

4 1 0 0 0 0 0 1 0 0 0 0

5 1 0 1 0 0 1 0 0 0 0 0

6 1 1 0 0 1 0 0 0 0 0 0

7 1 1 1 1 0 0 0 0 0 0 0

Мультиплексор (MS) - это функциональный узел, осуществляющий подключение (коммутацию) одного из нескольких входов к выходу у. На выход такого устройства передается логический уровень того информационного разряда, номер которого в двоичном коде задан на адресных входах х1 и х2. Условное изображение мультиплексора на четыре входа и возможный вариант его структурной схемы.

Вход Е - разрешающий: при Е = 1 мультиплексор работает как обычно, при Е = 0 выход узла находится в неактивном состоянии, мультиплексор заперт. Серийные узлы выпускаются с числом адресных входов п = 2, 3 и 4 при возможном числе 2п коммутируемых входов. При необходимости коммутировать большее количество входов используют несколько мультиплексоров. Мультиплексоры находят широкое применение в устройствах отображения информации в различных устройствах управления.

Так как мультиплексор может пропустить на выход сигнал с любого информационного входа, адрес которого установлен на соответствующих адресных входах, то на основе мультиплексоров реализуют логические функции, подавая на информационные входы логические 1 или 0 в соответствии с таблицей переключений, а на адресные входы - аргументы функции. На рисунке 2.5 представлено условно-графическое представление мультиплексора «4 в 1».

Рисунок 2.5 - условно-графическое обозначение мультиплексора.

Триггер (триггерная система) - класс электронных устройств, обладающих способностью длительно находиться в одном из двух устойчивых состояний и чередовать их под воздействием внешних сигналов. Каждое состояние триггера легко распознается по значению выходного напряжения. По характеру действия триггеры относятся к импульсным устройствам - их активные элементы (транзисторы, лампы) работают в ключевом режиме, а смена состояний длится очень короткое время.

Отличительной особенностью триггера как функционального устройства является свойство запоминания двоичной информации. Под памятью триггера подразумевают способность оставаться в одном из двух состояний и после прекращения действия переключающего сигнала. Приняв одно из состояний за «1», а другое за «0», можно считать, что триггер хранит (помнит) один разряд числа, записанного в двоичном коде.

При изготовлении триггеров применяются преимущественно полупроводниковые приборы (обычно биполярные и полевые транзисторы), в прошлом - электромагнитные реле, электронные лампы. В настоящее время логические схемы, в том числе с использованием триггеров, создают в интегрированных средах разработки под различные программируемые логические интегральные схемы (ПЛИС). Используются, в основном, в вычислительной технике для организации компонентов вычислительных систем: регистров, счетчиков, процессоров, ОЗУ.

D-триггер (D от англ. delay - задержка либо от data - данные) - запоминает состояние входа и выдает его на выход. D-триггеры имеют, как минимум, два входа: информационный D и синхронизации С. После прихода активного фронта импульса синхронизации на вход С D-триггер открывается. Сохранение информации в D-триггерах происходит после спада импульса синхронизации С. Так как информация на выходе остается неизменной до прихода очередного импульса синхронизации, D-триггер называют также триггером с запоминанием информации или триггером-защелкой. Рассуждая чисто теоретически, парафазный (двухфазный) D-триггер можно образовать из любых RS- или JK-триггеров, если на их входы одновременно подавать взаимно инверсные сигналы.

D-триггер в основном используется для реализации защелки. Так, например, для снятия 32 бит информации с параллельной шины, берут 32 D-триггера и объединяют их входы синхронизации для управления записью информации в защелку, а 32 D входа подсоединяют к шине.

В одноступенчатых D-триггерах во время прозрачности все изменения информации на входе D передаются на выход Q. Там, где это нежелательно, нужно применять двухступенчатые (двухтактные, Master-Slave, MS) D-триггеры.

На рисунке 2.6 представлено условно-графическое обозначение D-триггера.

Рисунок 2.6 - условно-графическое обозначение D-триггера

В таблице 2.5 представлена таблица истинности синхронного D-триггера.

Таблица 2.5 Таблица истинности D-триггера

D Q(t) Q(t 1)

0 0 0

0 1 0

1 0 1

1 1 1

Регистр - последовательное или параллельное логическое устройство, используемое для хранения n-разрядных двоичных чисел и выполнения преобразований над ними.

Регистр представляет собой упорядоченную последовательность триггеров, обычно D, число которых соответствует числу разрядов в слове. С каждым регистром обычно связано комбинационное цифровое устройство, с помощью которого обеспечивается выполнение некоторых операций над словами.

Фактически любое цифровое устройство можно представить в виде совокупности регистров, соединенных друг с другом при помощи комбинационных цифровых устройств.

Основой построения регистров являются D-триггеры, RS-триггеры.

Типичными являются следующие операции: - прием слова в регистр;

- передача слова из регистра;

- поразрядные логические операции;

- сдвиг слова влево или вправо на заданное число разрядов;

- преобразование последовательного кода слова в параллельный и обратно;

- установка регистра в начальное состояние (сброс).

Регистры различают по типу ввода (загрузки, приема) и вывода (выгрузки, выдачи) информации: - С последовательным вводом и выводом информации

- С параллельным вводом и выводом информации

- С параллельным вводом и последовательным выводом.

- С последовательным вводом и параллельным выводом.

Использование триггеров с защелками с тремя состояниями на выходе, увеличенная (по сравнению со стандартными микросхемами серии) нагрузочная способность позволяют использовать (в микропроцессорных системах с магистральной организацией) регистры непосредственно на магистраль в качестве регистров, буферных регистров, регистров ввода-вывода, магистрального передатчика и т. д. без дополнительных схем интерфейса.

На рисунке 2.7 представлено условно-графическое обозначение 8-разрядного регистра.

Рисунок 2.7 - условно-графическое обозначение регистра

2.2 Разработка схемы ввода данных в параллельном коде с возможностью записи в D-триггеры с использованием элементов комбинационного и последовательного типа

Для выполнения данной задачи используется схема, соответствующая заданному варианту. На рисунке 2.8 изображена схема варианта 1.

Рисунок 2.8 Функциональная схема к заданию 1.

Для большей наглядности выполняемой функции данной схемы будет использоваться представление входных и выходных данных в виде табличной формы.

Для выполнения задания, необходимо заполнить таблицу 2.6.

Таблица 2.6 Таблица состояний схемы

Входной код в десятичной форме Входные Сигналы Постоянные входные данные Состояние выводов, предшествующее циклу Выходные сигналы

А2 А1 А0 D0 D1 D2 D3 Q1 Q2 Q3 Q1 Q2 Q3

0 0 0 0 0 1 1 1 1 0 1 0 0 1

4 1 0 0 0 1 1 1 1 0 1 1 0 1

3 0 1 1 0 1 1 1 1 0 1 1 0 1

5 1 0 1 0 1 1 1 1 0 1 1 0 1

6 1 1 0 0 1 1 1 1 0 1 1 1 1

7 1 1 1 0 1 1 1 1 0 1 1 1 1

1 0 0 1 0 1 1 1 1 0 1 1 1 1

Для того чтобы объяснить принцип работы данной схемы возьмем одну из входных комбинаций, на примере которой будет объяснен принцип работы данного функционального узла.

Работу схемы рассмотрим на примере входного сигнала 0112 (310) на шине адреса. С входов а0 и а2 подаются два логических нуля на соответствующие входы А0 и А1 мультиплексора DD1. Это приводит к тому, что выходной канал У соединяется с входным каналом d0, значение которого равно логическому нулю. Комбинация 010 подается на вход дешифратора DD2, что приводит к появлению логической единицы на выходе 2, которая по шине подается в блок «ИЛИ» DD3. Следовательно, на выходе этого блока будет логическая единица, которая подается на синхронизирующий вход триггера DD6. Вследствие этого триггер запоминает значение 0, поданное на вход D, а с выхода Q1 это значение подается на вход D триггера DD8. С инверсного выхода триггера DD6 логическая единица подается на вход блока «И» DD7, а из блока «ИЛИ» DD4 подается нуль. Результатом логического произведения 1 и 0 будет 0, который подается на синхронизирующий вход триггера DD8. Это означает, что триггер не запомнит значение, поданное на вход D, а сохранит значение, предшествующее данному циклу. Предыдущее значение Q2 - логическая единица, а значение инверсного выхода - нуль, который вместе с нулем, выходящим из блока «ИЛИ» DD5, подается в блок «И-НЕ» DD9, что приводит к подаче логической единицы на синхронизирующий вход триггера DD10. Значит, поданная на вход D единица сохранится в триггере и на выходе Q3 также будет единица.

Выводы: в результате выполнения данного задания были изучены принципы работы дешифраторов, мультиплексоров, триггеров и элементов логики. Все необходимые данные занесены в таблицу.

2.3 Разработка схемы каскадного соединения мультиплексоров с 16 информационными входами на базе мультиплексора с 4 входными информационными линиями. Код на входной шине адреса - 11, на входной шине данных - 6

На рисунке 2.9 представлена функциональная схема каскадного соединения мультиплексоров.

Код на шине адреса = 1510 (11112), это значит, что выход У мультиплексора DD1 должен быть соединен со входом d15 каскада. С шины адреса на адресный вход мультиплексора DD1 подается значение 15, а значит с выходом У будет соединен вход d4. Следовательно, с выходом У будет соединен вход d4. С шины адреса на вход А0 подается значение 12. В этом случае с выходом У соединится вход d2. В итоге, на выходе У мультиплексора DD1 будет присутствовать значение 0, поданное на вход d4.

Рисунок 2.9 Схема каскадного соединения мультиплексоров

Выводы: построена схема каскадного соединения мультиплексоров на 16 входных информационных линий на базе мультиплексора с 4 входными линиями, каскад состоит из трех мультиплексоров. Углублены знания о принципах работы мультиплексоров, способах их каскадного соединения.

2.4 Моделирование схемы каскадного соединения мультиплексоров в среде Multisim

На рисунке 2.10 изображена смоделированная схема.

Рисунок 2.10 - схема каскадного соединения мультиплексоров в среде Multisim

Выводы: собрана схема каскадного соединения мультиплексоров на базе мультиплексора 74153N. Изучены способы подключения и использования мультиплексоров.

2.5 Разработка схемы каскадного соединения дешифраторов с 16 выходами на базе дешифратора с 2 информационными входами. На вход базового дешифратора подается код 11

На вход каскада подается код 1110 (10112), что означает, что логическая единица должна присутствовать на выходе Q11. Первые два разряда входного кода подаются на вход дешифратора DD1. Это приводит к появлению логической единицы на выходе 2, которая по шине подается на вход Enable дешифратора DD4, что приводит к переводу его в активный режим. В то же время вторые два разряда входного кода подаются на все дешифраторы второго каскада (DD2-DD5), но в рабочем состоянии находится только дешифратор DD4. Следовательно, поданное значение 112 приводит к появлению логической единицы на выходе 3 дешифратора DD4, что соответствует выходу Q11 каскада.

На рисунке 2.11 представлена схема разработанного каскада.

Рисунок 2.11 Схема каскадного соединения дешифраторов

Выводы: собрана схема каскадного соединения дешифраторов с 32 выходными линиями на базе дешифратора с тремя входными линиями. Каскад состоит из пяти дешифраторов. Углублены знания о принципе работы дешифратора, способах их каскадного соединения.

2.6 Моделирование схемы каскадного соединения дешифраторов в среде Multisim

Для построения схемы используется 5 дешифраторов 74LS139D, 4 резистора по 1 КОМ, набор ключей, 16 светодиодов и 16 инверторов 74LS04D.

Рисунок 2.12 Схема каскадного соединения дешифраторов в среде Multisim

Ключом J1 устанавливается значение 10112 (1110), подаваемое на вход каскада. Такая комбинация означает, что логическая единица должна появиться на выходе, соединенном со светодиодом Х11. Как можно наблюдать на рисунке, именно этот светодиод и является включенным, значит, схема работает правильно. Выводы: собрана схема каскадного соединения дешифраторов на базе дешифратора 74LS139D. Изучены способы подключения и использования дешифраторов.

2.7 Разработка схемы регистровой памяти на базе двух 3-разрядных регистров, информация на входной шине адреса - 010, на входной шине данных - 210

Регистровая память - registerfile - это сверхоперативное запоминающее устройство (СОЗУ) - схема из нескольких регистров, предназначенная для хранения нескольких многоразрядных слов.

Данное СОЗУ имеет информационный объем 6 бит. Здесь DI - datainput - входная шина данных, DO - dataoutput - выходная шина данных, WR - сигнал записи в СОЗУ, RD - сигнал чтения информации из СОЗУ, ВШД - внутренняя шина данных.

На рисунке 2.13 представлена схема регистровой памяти.

Каждый регистр имеет одноразрядный адрес, который подается на входы дешифратора.

Рисунок 2.13 Схема регистровой памяти

При наличии активного сигнала записи WR = 1 на дешифратор DD1 подается значение 0. Это приводит к появлению значения 1 на выходе 1, который по шине подается на синхронизирующий вход регистра 2. Следовательно, активным будет только второй регистр. С шины данных на его вход d1 подается 0 , а на d0 - 1. В результате на выходе Q1 будет значение 1.

При активном сигнале чтения RD = 1 активизируются все 2 мультиплексора, поскольку на их разрешающие входы подан активный сигнал Е = 1. В соответствии с поданным на дешифратор адресом мультиплексоры коммутируют на выходную шину данных информацию с регистра 3.

Выводы: разработана схема регистровой памяти с пятиразрядной шиной данных, использовано два регистра. Изучен принцип работы регистров. Углублены знания о строении регистровой памяти.

В результате выполнения данной курсовой работы мною были выполнены все поставленные задания. Также подробно рассмотрены принципы функционирования элементов последовательного и комбинационного типа. В процессе работы были использованы элементы логики, дешифраторы, мультиплексоры, триггеры, регистры. Так же были построены схемы концептуального и функционального уровня. Для построения схем концептуального уровня использовали компонент Microsoft - Paint, Corel Draw, а для функционального уровня NI Multisim 10. Я использовала Multisim10 для того что бы наглядно показать интерфейс, а так же для графического анализа результатов моделирования. Для разработки схемы каскадного соединения мультиплексоров был использован 1 мультиплексор 74153N, а для схемы каскадного соединения дешифраторов -5 дешифраторов 74LS139D.

1. Микроэлектроника - Г.Г. Казеннов 1987г.

2. Введение в микроэлектронику - Мулярчик С.Г. 1989г.

3. Основы цифровой схемотехники - Ю.В. Новиков 2001г.

4. Основы электроники и микроэлектроники - Е.О. Федосеева 1990г.

5. Основы электронной техники: элементы, схемы, системы - К.Ф. Ибрагим 2001г.

Размещено на .ru