Разработка алгоритма умножения, структурной схемы устройства и синтез преобразователя множителя. Логический синтез одноразрядного четверичного умножителя-сумматора и одноразрядного четверичного сумматора. Разработка, синтез и блок-схема МПА делителя.
Аннотация к работе
Оглавление Постановка задачи Исходные данные к курсовому проекту Разработка алгоритма умножения Разработка структурной схемы устройства Синтез преобразователя множителя Логический синтез одноразрядного четверичного умножителя-сумматора Логический синтез одноразрядного четверичного сумматора Синтез МПА делителя Постановка задачи Курсовой проект предполагает синтез цифровых схем арифметических устройств, выполняющих операции сложения, вычитания, умножения и деления над числами, представленными в форме с плавающей запятой в двоичной и двоично-четверичной системах счисления. Разработка алгоритма умножения Перевод сомножителей из десятичной системы счисления в четверичную: МНОЖИМОЕ 36 | 4 0,39 Мн4 =210,1203 36 9 | 4 4 0 8 2 1,56 Мн2/4 = 011100,11010010 1 4 2,24 4 0,96 4 3,84 4 3,36 МНОЖИТЕЛЬ 53| 4 0,25 Мт4 = 311,1 52 13 | 4 4 Мт2/4 = 110101,01 1 12 3 1,00 1 Запишем сомножитель в форме с плавающей запятой в прямом коде: Мн = 0,01110011010010 Рмн = 0,0010 03 закодирован по заданию Мт = 0,11010101 Рмт = 0,0011 03 незакодирован по заданию [Мт]д = Мт = 0,31114 = 0,110101012/4 [Мт]дп = 0,1010101012/4 Мн = 0,2101203 [-Мн]д = 3,1232131 Умножение двух чисел с плавающей запятой на 2 разряда множителя одновременно в дополнительных кодах сводится к сложению порядков, формированию знака произведения, преобразованию разрядов множителя с целью исключения диады 11, и перемножению мантисс сомножителей. Четверичная с/с ЗНАК РЕГИСТР РЕЗУЛЬТАТА ДЕЙСТВИЯ 0. На выходах ФДК формируется дополнительный код первого слагаемого с учетом знака. Выход 3 ПМ переходит в единичное состояние, если текущая диада содержит отрицание ( 01 ).