Синтез на основі поведінкового опису, виконаний розробниками на мові програмування класу HDL, як перспективний напрямок проектування цифрових пристроїв. Опис RISC-архітектури комп"ютерів. VHDL-модель прототипу RISC-комп"ютера. Основні модулі моделей.
Аннотация к работе
1.2 Синтез структури одноциклового SPIM RISC компютера 1.3 Верифікація VHDL моделі компютера VHDL модель прототипу RISC компютера
Список литературы
Вступ
Одним з перспективних напрямків проектування цифрових пристроїв є їх синтез на основі поведінкового опису виконаний розробниками на мові програмування класу HDL.
Основними складовими частинами процесу проектування є: 1. Етап передпроектних досліджень - вивчення потреб науково-технічних досягнень наявних ресурсів.
2. Технічне завдання включає: · призначення системи;
· умови експлуатації виражені якісними або часовими характеристиками;
· вимоги до вихідних параметрів, виражені у вигляді умов працездатності.
3. Технічна пропозиція - визначає основні принципи побудови системи, можливість і доцільність проектування.
4. Ескізний проект - перевірка коректності основних принципів і положень, що визначають функціональність майбутнього обєкта.
5. Технологічний проект - передбачає всебічну розробку частин проекту, конкретних технологічних рішень.
6. Робочий проект - формування всієї необхідної документації для виготовлення системи, створення і випробування дослідного зразка або пробної партії.
7. Випробування і ввід в експлуатацію - за результатами випробування в проектну документацію вносять зміни після чого здійснюється впровадження у виробництво.
1. Опис RISC архітектури компютерів
RISC (англ. Reduced Instruction Set Computing ? компютер зі скороченим набором команд) ? архітектура процесорів зі скороченим набором команд. Ще відома як "Load/Store" архітектура. Найвідоміші представники: DEC Alpha, ARC, ARM, AVR, MIPS, PA-RISC, Power Architecture (включаючи POWERPC), SUPERH, та SPARC.
Основними рисами RISC архітектури є: · мала кількість інструкцій;
· однакова довжина всіх інструкцій;
· мала кількість різних форматів інструкцій;
· відсутність інструкцій які працюють з операндами в памяті (за виключенням інструкцій завантаження та збереження);
· мала кількість апаратно підтримуваних типів даних;
· велика кількість ідентичних регістрів загального призначення.
Поштовхом для розробки RISC архітектури стало те, що тогочасні (середина 1970-х) компілятори не використовували більшість команд із CISC набору та не могли скористатися перевагами багатьох типів складної адресації. Виконання складних CISC інструкцій вимагало багатьох процесорних тактів, а реалізація різних типів адресування та інструкцій, що реалізовують високорівневі операції, займала більшість площі процесорного кристалу та майже не використовувалась.
RISC-процесори швидші і економічніші CISC. У принципі, є можливість проектувати процесори на чистій RISC-архітектурі. Але відмовитися від архітектури x86 вже неможливо, оскільки під неї написано більшість поширених у світі програм, включаючи компютерні ігри.
1.1 Розробка тестової програми
В таблиці 1 подаємо варіант тестової програми. Дана тестова програма потрібна для верифікації результатів імплементації VHDL моделі до певної ПЛІС.
Інструкція beq $a0, $a0, lab2 виключає подальші зміни програмного лічильника (pc). Тобто остання інструкція зупиняє програму. модель архітектура модуль компютер
Коли комірка памяті з абсолютною адресою 0 містить код числа 2, а комірка 1 - код числа (-2), тоді можна прорахувати наступну послідовність змін вмістимого програмного лічильника при виконанні тестової програми: 00, 04, 08, 0c, 10, 00, 04, 08, 0c, 10, 14, 14, 14, 14.
Таку послідовність змін вмістимого лічильника інструкцій ми повинні отримати часовою симуляцією імплементованої до ПЛІС VHDL моделі компютера.
Для отримання машинних кодів тестової програми необхідна завантажити її до програмного симулятора машинних інструкцій Pcspim. Ці машинні коди мусить містити VHDL модель компютера, яку ми розробляємо.
IMG_914c0653-af7e-4328-9a9e-2aa5384749cc
Рис. 1. Вікно програмного симулятора з завантаженою тестовою програмою.
Симулювання тестової програми не можна виконати через те, що реалізована в прототипі компютера архітектура в деякій мірі відрізняється від оригінальної архітектури SPIM. Отже, повноцінно скористатися стандартним симулятором RISC MIPS архітектури для налагодження тестової програми можливо лише за умови, коли в проекті використані інструкції і структурні одиниці даних, які відповідають оригіналам.
Для того щоб симулятор подав правильно машинні коди, ще до завантаження в нього тестової програми необхідно його сконфігурувати в режимі bare (чиста апаратура, без програмної підтримки; вікно Settings меню Simulator) повинно набути наступного вигляду:
IMG_0b21d9a0-0bcd-499e-9931-66366c1247cb
Рис.2. Конфігурування програмного симулятора Pcspim.
1.2 Синтез структури одноциклового SPIM RISC компютера
Загалом, синтезована структура прототипу наближена до відомої структури SPIM машини. Але в оригінальну архітектуру SPIM машини навмисно внесені зміни для того щоб спростити імплементування в ПЛІС Spartan взірця 1998 року, а саме: · формат даних має довжину є 8 бітів, а не 32 біти;
· формат інструкцій не змінено, а ось його трактування для інструкцій з безпосереднім операндом змінено проти оригіналу; це дозволило використовувати наявні асемблери і симулятори;
· реалізовано не всі інструкції, а лише ті, що містить тестова програма;
· память даних містить дві байтові комірки з адресами 0 і 1 (а не 0 та 4, як має бути); двох комірок достатньо, аби виконувати тестову програму прототипу;
· регістри даних мають розрядність 8 бітів, а не 32 біти; їх є лише вісім, а не 32, як в оригіналі.
Сучасні ПЛІС фірми Xilinx дозволяють створювати моделі для синтезу в ПЛІС з оригінальною розрядністю даних, з оригінальним числом 32 регістрів загального призначення та з місткістю памяті програми і памяті даних на декілька кілобайтів кожна. Отже, спрощення (викривлення) MIPS архітектури, допущені в прототипі, що розглядається у реальному проектуванні нескладно виправити. Дані спрощення допустились для того щоб досягнути варіативності вихідних даних на розробку проекта.
IMG_18e5cec2-51c3-412e-85f3-b774c88d2bbd
Рис.3. Спрощене подання синтезованої структури одноциклової SPIM машини.
Далі представимо детальну структуру одно циклової RISC машини Паттерсона і Хеннессі.
IMG_ff0f9e68-b5cc-43fc-bd7e-8e6af3fc0565
Рис. 4. Детальна структура одноциклової RISC машини Паттерсона і Хеннессі.
Пригортаємо увагу до того, що метою проектування є одноцикловий варіант, тобто такий, у якому нема конвеєра (знову таки заради спрощення), а усі RISC інструкції виконуються за один машинний цикл, який в нас точно дорівнюється одному тактовому інтервалу.
1.3 Верифікація VHDL моделі компютера
Отже наша VHDL проімплементована. Далі її необхідно перевірити часовим симулюванням на рівні вентилів. Тепер можна перевірити по часовим діаграмам правильність виконання нашої тестової програми.
IMG_0dbd4f04-daa7-4cbb-a17f-ad5ac02e4fc3
Рис.5. Часове симулювання моделі на рівні вентилів
Необхідно зауважити те, вміст програмного лічильника змінюється так як ми і передбачали.
2. VHDL модель прототипу RISC компютера
Далі подамо всі модулі з яких складається VHDL модель SPIM RISC компютера.
2.1 Топ-файл VHDL моделі компютера
Це ? структурна архітектура усього компютера, складеного з окремих модулів IF, ID, EXE, MEM та CTL (керування). library IEEE;
use IEEE. STD_LOGIC_1164. ALL;
use IEEE. STD_LOGIC_ARITH. ALL;
use IEEE. STD_LOGIC_UNSIGNED. ALL;
SPIM top module
One cycle MIPS TM (J. Hennessy & D. Patterson, 1998).
Xilinx WEBPACK 9.1i
Submodules: IF_chip, ID_chip, EX_chip,MEM_chip, CTL_chip entity A_SPIM is port (clock: in std_logic;
reset: in std_logic;
PC: out std_logic_vector (7 downto 0));
end A_SPIM;
architecture spim_structure of A_SPIM is component ID_chip port (clock: in std_logic;
reset: in std_logic;
Instruction: in std_logic_vector (31 downto 0);
write_data: in std_logic_vector (7 downto 0);
REGWRITE: in std_logic;
REGDST: in std_logic;
Immediate: out std_logic_vector (7 downto 0);
Rs: out std_logic_vector (7 downto 0);
Rt: out std_logic_vector (7 downto 0);
Opcode: out std_logic_vector (5 downto 0));
end component;
component IF_chip port (clock: in std_logic;
reset: in std_logic;
Branch_Address: in std_logic_vector (7 downto 0);
PCSRC: in std_logic;
Instruction: out std_logic_vector (31 downto 0);
NPC: out std_logic_vector (7 downto 0);
PCVIEW: out std_logic_vector (7 downto 0));
end component;
component EX_chip port (Branch: in std_logic;
ALUSRC: in std_logic;
NPC: in std_logic_vector (7 downto 0);
Rs: in std_logic_vector (7 downto 0);
Rt: in std_logic_vector (7 downto 0);
Immediate: in std_logic_vector (7 downto 0);
ALURESULT: out std_logic_vector (7 downto 0);
Branch_Address: out std_logic_vector (7 downto 0);
PCSRC: out std_logic);
end component;
component CTL_chip port (Op: in std_logic_vector (5 downto 0);
REGDST: out std_logic;
ALUSRC: out std_logic;
MEMTOREG: out std_logic;
REGWRITE: out std_logic;
MEMWRITE: out std_logic;
Branch: out std_logic);
end component;
component MEM_chip port (clock: in std_logic;
reset: in std_logic;
Memwrite: in std_logic;
MEMTOREG: in std_logic;
address: in std_logic_vector (7 downto 0);
write_data: in std_logic_vector (7 downto 0);
writeback_data: out std_logic_vector (7 downto 0));
end component;
signal NPC_bus: std_logic_vector (7 downto 0);
signal Rs_bus: std_logic_vector (7 downto 0);
signal Rt_bus: std_logic_vector (7 downto 0);
signal OPCODE_bus: std_logic_vector (5 downto 0);
signal Imm_bus: std_logic_vector (7 downto 0);
signal BRADDRESS_bus: std_logic_vector (7 downto 0);
signal ALURESULT_bus: std_logic_vector (7 downto 0);
signal write_back_bus: std_logic_vector (7 downto 0);
signal Instruction_bus: std_logic_vector (31 downto 0);
Для одноциклової машини достатньо мати комбінаційний пристрій керування. Адже кожна машинна інструкція одноразово вибирається з програмної памяті, а її код протягом цього циклу не змінюється.
-ctrl_chip library IEEE;
use IEEE. STD_LOGIC_1164. all;
use IEEE. STD_LOGIC_ARITH. all;
entity ctrl_chip is port (
Op: in STD_LOGIC_VECTOR (5 downto 0);
REGDST: out STD_LOGIC;
ALUSRC: out STD_LOGIC;
MEMWRITE: out STD_LOGIC;
MEMTOREG: out STD_LOGIC;
REGWRITE: out STD_LOGIC;
Branch: out STD_LOGIC
);
end ctrl_chip;
-}} End of automatically maintained section architecture behav of ctl_chip is signal R_format, lw, sw, beq: std_logic;
begin
R_format <= ( (not Op (5)) and (not Op (4)) and (not Op (3)) and (not Op (2)) and (not Op (1)) and (not Op (0)));
lw <= (Op (5)) and (not Op (4)) and (not Op (3)) and (not Op (2)) and (Op (1)) and (Op (0));
sw <= (Op (5)) and (not Op (4)) and (Op (3)) and (not Op (2)) and (Op (1)) and (Op (0));
beq <= (not Op (5)) and (not Op (4)) and (not Op (3)) and (Op (2)) and (not Op (1)) and (not Op (0));
REGDST <= R_format;
ALUSRC <= lw or sw;
MEMTOREG <= lw;
REGWRITE <= R_format or lw;
MEMWRITE <= sw;
Branch <= beq;
end behav;
IMG_719280a0-61bd-49be-b48f-802d08197dfa
Рис.6. Структура комбінаційного модуля керування: на вході - біти інструкції, на виході - біти керування;
Як R-format позначені машинні інструкції, що працюють з регістровими даними, наприклад: add r1, r2, r3;
lw - машинна інструкція завантаження слова з комірки памяті до регістра; sw - машинна інструкція збереження вмістимого регістра у комірці памяті; beq - машинна інструкція умовного переходу за ознакою рівності.
Перелічимо вихідні мікронакази, що генерує вузол керування: REGDEST, ALUSRC, MEMTOREG, REGWRITE, MTMREAD, MEMWRITE, Branch, ALUOP1 та ALUOP2.
2.3 Модуль виконання операцій (ЕХЕ)
Модуль ЕХЕ виконує операції.
EX-chip library IEEE;
use IEEE. STD_LOGIC_1164. ALL;
use IEEE. STD_LOGIC_ARITH. ALL;
use IEEE. STD_LOGIC_UNSIGNED. ALL;
entity ex_chip is port (Branch: in std_logic;
ALUSRC: in std_logic;
NPC: in std_logic_vector (7 downto 0);
Rs: in std_logic_vector (7 downto 0);
Rt: in std_logic_vector (7 downto 0);
Immediate: in std_logic_vector (7 downto 0);
ALURESULT: out std_logic_vector (7 downto 0);
Branch_Address: out std_logic_vector (7 downto 0);
PCSRC: out std_logic);
end ex_chip;
architecture behav of ex_chip is signal Branch_Address_tmp: std_logic_vector (8 downto 0);
Модуль ID/OF (декодувати інструкцію/вибрати операнди) містить регістровий файл, інтерфейс якого до АЛП подає рис.7. Комбінаційний пристрій керування SPIM RISC розглядаємо окремо.
IMG_3c083026-b3ad-455c-975b-c09d778d43c8
Рис.7. Інтерфейс регістрового файла до АЛП.
ID chip library IEEE;
use IEEE. STD_LOGIC_1164. ALL;
use IEEE. STD_LOGIC_ARITH. ALL;
use IEEE. STD_LOGIC_UNSIGNED. ALL;
entity ID_chip is port (clock: in std_logic;
reset: in std_logic;
REGWRITE: in std_logic;
REGDST: in std_logic;
instruction: in std_logic_vector (31 downto 0);
write_data: in std_logic_vector (7 downto 0);
Immediate: out std_logic_vector (7 downto 0);
Rs: out std_logic_vector (7 downto 0);
Rt: out std_logic_vector (7 downto 0);
OPCODE: out std_logic_vector (5 downto 0));
end ID_chip;
architecture behav of ID_chip is signal reg1,reg2,reg3,reg4,reg5,reg6,reg7: std_logic_vector (7 downto 0);
signal reg1tmp,reg2tmp,reg3tmp,reg4tmp, reg5tmp,reg6tmp,reg7tmp: std_logic_vector (7 downto 0);
signal reg1wr,reg2wr,reg3wr,reg4wr, reg5wr,reg6wr,reg7wr: std_logic;
signal rd_addr1,rd_addr2: std_logic_vector (4 downto 0);
signal wr_addr_ALUOP,wr_addr_LWOP, wr_addr: std_logic_vector (4 downto 0);
begin
OPCODE <= Instruction (31 downto 26);
rd_addr1 <= Instruction (25 downto 21);
rd_addr2 <= Instruction (20 downto 16);
wr_addr_ALUOP <= Instruction (15 downto 11);
wr_addr_LWOP <= Instruction (20 downto 16);
Immediate <= Instruction (7 downto 0);
with rd_addr1 (4 downto 0) select
Rs <= x"00" when "00000", reg1 when "00001", reg2 when "00010", reg3 when "00011", reg4 when "00100", reg5 when "00101", reg6 when "00110", reg7 when "00111", x"FF" when others;
with rd_addr2 (4 downto 0) select
Rt <= x"00" when "00000", reg1 when "00001", reg2 when "00010", reg3 when "00011", reg4 when "00100", reg5 when "00101", reg6 when "00110", reg7 when "00111", x"FF" when others;
wr_addr <= wr_addr_ALUOP when REGDST="1" else wr_addr_LWOP;
reg1wr<="1" when ( (wr_addr="00001") and (REGWRITE="1")) else "0";
reg2wr<="1" when ( (wr_addr="00010") and (REGWRITE="1")) else "0";
reg3wr<="1" when ( (wr_addr="00011") and (REGWRITE="1")) else "0";
reg4wr<="1" when ( (wr_addr="00100") and (REGWRITE="1")) else "0";
reg5wr<="1" when ( (wr_addr="00101") and (REGWRITE="1")) else "0";
reg6wr<="1" when ( (wr_addr="00110") and (REGWRITE="1")) else "0";
reg7wr<="1" when ( (wr_addr="00111") and (REGWRITE="1")) else "0";
reg1tmp <= write_data when reg1wr="1" else reg1;
reg2tmp <= write_data when reg2wr="1" else reg2;
reg3tmp <= write_data when reg3wr="1" else reg3;
reg4tmp <= write_data when reg4wr="1" else reg4;
reg5tmp <= write_data when reg5wr="1" else reg5;
reg6tmp <= write_data when reg6wr="1" else reg6;
reg7tmp <= write_data when reg7wr="1" else reg7;
process begin wait until clockevent and clock="1";
if reset="1" then reg1 <= x"A1";
reg2 <= x"A2";
reg3 <= x"A3";
reg4 <= x"A4";
reg5 <= x"A5";
reg6 <= x"A6";
reg7 <= x"A7";
else reg1 <= reg1tmp;
reg2 <= reg2tmp;
reg3 <= reg3tmp;
reg4 <= reg4tmp;
reg5 <= reg5tmp;
reg6 <= reg6tmp;
reg7 <= reg7tmp;
end if;
end process;
end behav;
2.4 Модуль IF
IF chip library IEEE;
use IEEE. STD_LOGIC_1164. ALL;
use IEEE. STD_LOGIC_ARITH. ALL;
use IEEE. STD_LOGIC_UNSIGNED. ALL;
entity IF_chip is port (clock: in std_logic;
reset: in std_logic;
PCSRC: in std_logic;
Branch_Address: in std_logic_vector (7 downto 0);
PCVIEW: out std_logic_vector (7 downto 0);
Instruction: out std_logic_vector (31 downto 0);
NPC: out std_logic_vector (7 downto 0));
end IF_chip;
architecture behav of IF_chip is signal PC: std_logic_vector (7 downto 0);
signal Input_PC: std_logic_vector (7 downto 0);
signal NPC_temp: std_logic_vector (7 downto 0);
Test Program constant rom0: std_logic_vector (31 downto 0): =x"8c040000";
Input_PC <= Branch_Address when PCSRC = "1" else NPC_temp;
process begin wait until (clockevent) and (clock="1");
If reset="1" then
PC <= x"00";
else
PC <= Input_PC;
end if;
end process;
process (PC) begin case PC (7 downto 2) is when "000000" => instruction <= rom0;
when "000001" => instruction <= rom1;
when "000010" => instruction <= rom2;
when "000011" => instruction <= rom3;
when "000100" => instruction <= rom4;
when "000101" => instruction <= rom5;
when "000110" => instruction <= rom6;
when "000111" => instruction <= rom7;
when others => instruction <= x"00000000";
end case;
end process;
end behav;
2.5 Модуль памяті (МЕМ)
Призначення модуля полягає у збереженні операндів та результатів виконання операцій. Це і є память даних.
MEM-chip library IEEE;
use IEEE. STD_LOGIC_1164. ALL;
use IEEE. STD_LOGIC_ARITH. ALL;
use IEEE. STD_LOGIC_UNSIGNED. ALL;
entity MEM_chip is port (clock: in std_logic;
reset: in std_logic;
MEMWRITE: in std_logic;
MEMTOREG: in std_logic;
address: in std_logic_vector (7 downto 0);
write_data: in std_logic_vector (7 downto 0);
writeback_data: out std_logic_vector (7 downto 0));
end MEM_chip;
architecture behav of MEM_chip is signal read_data: std_logic_vector (7 downto 0);
signal cell0, cell1: std_logic_vector (7 downto 0);
signal tmp0, tmp1: std_logic_vector (7 downto 0);
signal wr0, wr1: std_logic;
begin read_data <= cell0 when address=x"00" else cell1 when address=x"01" else x"FF";
writeback_data <= address when MEMTOREG="0" else read_data;
wr0 <= "1" when MEMWRITE = "1" and address (0) = "0" else "0";
wr1 <= "1" when MEMWRITE = "1" and address (0) = "1" else "0";
tmp0 <= write_data when wr0 ="1" else cell0;
tmp1 <= write_data when wr1 ="1" else cell1;
process begin wait until clockevent and clock="1";
if (reset = "1") then cell0 <= x"02";
cell1 <= x"FE";
else cell0 <= tmp0;
cell1 <= tmp1;
end if;
end process;
end behav;
2.6 Автоматично згенерований файл (Test Bench)
Автоматично згенерований файл Test Bench нульові стартові значення всіх вхідних сигналів.
LIBRARY ieee;
USE ieee. std_logic_1164. ALL;
USE ieee. std_logic_unsigned. all;
USE ieee. numeric_std. ALL;
ENTITY tb_vhd IS
END tb_vhd;
ARCHITECTURE behavior OF tb_vhd IS
Component Declaration for the Unit Under Test (UUT)
COMPONENT A_SPIM
PORT ( clock: IN std_logic;
reset: IN std_logic;
PC: OUT std_logic_vector (7 downto 0)
);
END COMPONENT;
-Inputs
SIGNAL clock: std_logic: = "0";
SIGNAL reset: std_logic: = "1";
-Outputs
SIGNAL PC: std_logic_vector (7 downto 0);
BEGIN
Instantiate the Unit Under Test (UUT) uut: A_SPIM PORT MAP ( clock => clock, reset => reset, PC => PC
);
clock <= not clock after 50ns;
reset <= "0" after 180ns;
tb: PROCESS
BEGIN
Wait 100 ns for global reset to finish wait for 100 ns;
Place stimulus here wait; - will wait forever
END PROCESS;
END;
Висновки
В даній курсовій роботі я розробив приклад тестової програми та на її основі VHDL модель одноциклового RISC компютера з архітектурою SPIM, ознайомився з програмою САПР Xilinx WEBPACK, та основними її принципами роботи.
Виконавши дану курсову роботу можна зробити висновок, що HDL спроектована для всього спектру потреб, які виникають в процесі проектування. По-перше, вона дозволяє описати структуру проекту, тобто його поділ на складові частини та їх взаємозвязок. По-друге, вона дозволяє описати функцію проекту використовуючи подібні до мови програмування форми. По-третє, як результат, вона дозволяє змоделювати проект перед початком виготовлення, так що проектувальники можуть швидко порівняти альтернативи та перевірити правильність функціонування без затримки та витрат на апаратне макетування.
Список використаної літератури
1. Норенков И.П. Основы автоматизированного проектирования. 2-е издание. МГТУ им. Н.Э. Баумана. 2006. C.336
2. Сергиенко А.М. VHDL для проектирования вычислительных устройств. ТИД "ДС". 2003. C. 208
3. Веб-сторінка компанії Aldec®, Inc [Електронний ресурс]