Разработка общей структуры микроэвм - Курсовая работа

В Гарвардской архитектуре принципиально невозможно осуществить операцию записи в память программ, что исключает возможность случайного разрушения управляющей программы в случае ошибки программы при работе с данными или атаки третьих лиц. Кроме того, для работы с памятью программ и с памятью данных организуются отдельные шины обмена данными (системные шины), В такой архитектуре невозможны многие методы программирования (например, программа не может во время выполнения менять свой код; невозможно динамически перераспределять память между программным кодом и данными), зато гарвардская архитектура позволяет более эффективно выполнять работу в случае ограниченных ресурсов, поэтому она часто применяется во встраиваемых системах. Гарвардской архитектуре используется два вида памяти микропроцессора: Память программ (для хранения инструкций микропроцессора) В гарвардской архитектуре принципиально невозможно осуществить операцию записи в память программ, что исключает возможность случайного разрушения управляющей программы в случае ошибки программы при работе с данными или атаки третьих лиц. Применение двух системных шин для обращения к памяти программ и памяти данных в гарвардской архитектуре имеет два недостатка - высокую стоимость и большое количество внешних выводов микропроцессора.Согласно заданию, шина данных ограничена 8 битами, а шина адреса ограничена 10 битами. При косвенно-регистровой адресации искомый операнд берется из памяти или отправляется в память, но адрес не фиксируется жестко в команде, как при прямой адресации, а находится в регистре. Если адрес используется таким образом, он называется указателем. Преимущество косвенной адресации состоит в том, что можно обращаться к памяти, не имея в команде полного адреса. Функциональными блоками МИКРОЭВМ являются: синхронные ПЗУ данных и команд, синхронные ОЗУ, регистры общего назначения, АЛУ, устройство управления, контроллер прямого доступа к памяти, контроллер прерываний.МИКРОЭВМ будет содержать 4 общие шины, через которые будет осуществляться обмен между отдельными устройствами: шина управления (ШУ), шина данных (ШД), шина адреса (ША), шина команд (ШК). Исходя из разрядности шины адреса, максимально адресуемый размер памяти равен 1024 словам. В общем случае выполнение команды в ЭВМ будет выполняться в несколько этапов: - чтение команды из ОЗУ команд; 1 2 3 clock Входной Сигнал тактирования микросхемы adress[9..0] Входной Адрес ячейки памяти out_data[7..0] Выходной Выходные данные 1 2 3 in_data[7..0] Входной Входные данные adress[9..0] Входной Адрес ячейки памятиВ курсовом проекте должны быть реализованы запоминающие устройства двух типов: 1. постоянное запоминающее устройства, где храниться программа. Рассмотрим работу ПЗУ и временные диаграммы его работы. Условно-графическое изображение ПЗУ приведено на рисунке 2.1. По условию задания, ПЗУ в проекте работает в асинхронном режиме. Временная диаграмма устройства может быть представлена только циклом чтения, так как этот тип памяти является энергонезависимым и служит для постоянного хранения программы (команд и микроопераций), поэтому данные в ПЗУ записываются обычно один раз.Рассмотрим работу ОЗУ и временные диаграммы его работы. Условно-графическое изображение ОЗУ приведено на рисунке 2.3, а временная диаграмма работы - на рисунке 2.4. (address : IN STD_LOGIC_VECTOR (9 DOWNTO 0); GENERIC MAP (clock_enable_input_a => "BYPASS", clock_enable_output_a => "BYPASS", init_file => "rom. mif", intended_device_family => "Stratix II", lpm_hint => "ENABLE_RUNTIME_MOD=NO", lpm_type => "altsyncram", numwords_a => 1024, operation_mode => "ROM", outdata_aclr_a => "NONE", outdata_reg_a => "CLOCK0", widthad_a => 10, width_a => 8, width_byteena_a => 1 PORT MAP (clock0 => clock, address_a => address, q_a => sub_wire0В задачи устройства управления входит выборка и декодирование потока инструкций, выдача кодов функций в исполнительные устройства, принятие решений по признакам результатов вычислений, синхронизация узлов микропроцессора. Он содержит в себе регистр программного счетчика (program counter или instruction pointer), хранящий адрес считываемой из памяти инструкции, и модифицирующийся после выборки каждой инструкции. Он получает на вход адрес с блока генерации адреса инструкции, передает его на УВВ, получает с него данные по переданному адресу, и выдает на блок декодирования интсрукций. · Блок декодирования инструкций, производящий преобразование кодов инструкций в последовательность кодов функций, передаваемые на исполнительные устройства. После формирования каждой из инструкция блок выборки инструкций обращается к памяти комманд и извлекает из нею текущую комману, при этом сразу после извлечения формирует специальный сигнал got_comand, который сообщает о том что текущая команда получена, что бы сохранить актуальность сигнала, сигнал автоматически сбрасывается каждые три такта.Для о

СОДЕРЖАНИЕ

ВВЕДЕНИЕ

1. РАЗРАБОТКА ОБЩЕЙ СТРУКТУРЫ МИКРОЭВМ

1.1 Функциональный состав

1.2 Описание взаимодействия всех блоков МИКРОЭВМ

2. РАЗРАБОТКА ОСНОВНЫХ УСТРОЙСТ МИКРОЭВМ

2.1 Функциональный состав и работы ПЗУ

2.1.2 Функциональный состав и временные диаграммы работы ОЗУ

2.1.3 Совмещенная схема работы ОЗУ и ПЗУ.

3. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ СХЕМЫ УСТРОЙСТВА

3.1. Описание работы устройства на вентельно-регистровом уровне

4. ОПТИМИЗАЦИЯ МИКРОЭВМ

ЗАКЛЮЧЕНИЕ

СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫ