Проектирование универсального процессора - Курсовая работа

Ашихмин М.В., Сусоров С.И. Проектирование универсального процессора. ПРОЦЕССОР, ОПЕРАЦИОННОЕ УСТРОЙСТВО, УСТРОЙСТВО Объект разработки - универсальный процессор. Процессор должен удовлетворять следующему техническому заданию: объем ОЗУ - 128 Мбайт; Разработана структурная схема и технические задания на операционное устройство, устройства управления, оперативное запоминающее устройство, постоянное запоминающее устройство и арифметическое устройство для операций над числами с плавающей запятой.В настоящее время вычислительная техника играет значительную роль в научно-техническом прогрессе, способствуя повышению эффективности производства, качества продукции, производительности труда. Ее развитие оказывает влияние почти на все области человеческой деятельности, сфера применения ЭВМ постоянно расширяется. Непрерывно улучшаются основные технико-экономические характеристики ЭВМ, такие как быстродействие, объем оперативной памяти, надежность, стоимость, размеры, потребляемая мощность и т.д. Специализированные процессоры разрабатываются для заранее известного и ограниченного класса решаемых задач. Система команд специализированных процессоров не отличается универсальностью и обычно содержит только те команды, которые необходимы для решения поставленного круга задач.Разработать универсальный процессор (ПР) со следующими характеристиками: объем ОЗУ - 128 Мбайт; ширина выборки из памяти - 32 байт; количество прерываний - 20 (вложенных 9);По техническому заданию ПР должен поддерживать (использовать в качестве операндов) числа в формате с фиксированной запятой (ФЗ): байт - 8 бит и двойное слово - 32 бита. Действительные числа в формате с плавающей запятой (ПЗ) обрабатывает сопроцессор (СОПР) с разрядностью 32 бита. Для ускорения передачи данных магистраль данных (МД) имеет разрядность 32 бита. Целые числа без знака представлены в прямом коде (ПК), целые числа со знаком - в дополнительном коде (ДК). Процессор не различает числа со знаком и без знака, это решает программист.Система команд процессора предусматривает одиннадцать видов адресации (таблица 1). Из этих режимов адресации операндов только два не имеют отношения к памяти, остальные используются при формировании исполнительного адреса операнда в памяти. Исполнительный адрес вычисляется с использованием комбинации следующих компонентов: Смещение (С) - 8/20-разрядное число, включенное в команду. База (Б) - содержимое базового регистра (обычно используется для указания на начало некоторого массива). Инкремент или декремент индексного регистра указывается битом направления (D) в регистре флагов.Для обеспечения гибкости системы команд с точки зрения программирования, но в то же время, исключая слишком длинные инструкции, решено ввести 3 основных формата команд: 2-х, 1-но и безадресные. Исключены инструкции типа память-память, необходимость в которых не является первостепенной, а введение их не только потребует увеличения разрядности управляющей части, но и увеличения количества обращений к памяти, что отразится на быстродействии и эффективности хранения команд для разрабатываемого ПР. Операционная часть команды одинакова для всех команд, но в разных форматах могут отсутствовать некоторые поля, которые используются в качестве дополнительных бит кода операции (КОП). Расшифровка полей команды приводится ниже. Как видно из рисунка, у двухадресных команд в 15-м бите находится ноль.Согласно ТЗ, процессор должен быть универсальным, поэтому в систему команд должны входить команды для решения широкого круга задач. Благодаря выбранным видам адресации и представленному ниже набору команд, ПР удовлетворяет поставленному требованию. Под КОП данных команд отведено пять разрядов в формате команды, поэтому таких команд может быть только 32. В поле КОП данной команды можно закодировать до 256 команд. В поле КОП данной команды можно закодировать до 32 команд.Процессор имеет регистры, подразделяющиеся на следующие категории: регистры общего назначения (РОН); Так как данные в процессоре могут быть представлены как тридцати двух разрядными, так и восьмиразрядными, следовательно, младшие 16 разрядов РОН’ов(AX, BX, CX, DX), можно разделить (условно) на две части: Low - младшая и Hi - старшая (например, старшая часть - это AH, а младшая - AL). В команде разрядность данных определяется полем Ф, следовательно, при Ф = 0 команда работает с тридцатидвухразрядными данными, иначе - с восьмиразрядными. В качестве указателя стека используется регистр SP (32 разрядов). Данный регистр содержит относительный адрес вершины стека (используются только 20 разрядов) и включен в РОН.При этом память разбивается на сегменты по 512 Кбайт. Физический адрес вычисляется конкатенацией 8-разрядного значения сегментного регистра 19-разрядного смещения (рисунок 10). В защищенном режиме адресуются 128 Мбайт с разделением на сегменты до 1 Мбайта с использованием защиты памяти. Количество сегментов, т.е.

Содержание

Введение

1. Постановка задачи

2. Разработка архитектуры процессора

2.1 Выбор форматов данных

2.2 Выбор видов адресации

2.3 Выбор форматов команд

2.4 Разработка системы команд

2.5 Разработка архитектуры процессора

2.5.1 Определение внутренних регистров процессора

2.5.2 Выбор системы управления памятью

3. Разработка структуры процессора

3.1 Разработка операционного устройства

3.2 Разработка структуры ОЗУ

3.3 Разработка кеш-памяти

3.4 Разработка очереди команд

3.5 Разработка блока формирования логического адреса

3.6 Разработка блока формирования физического адреса

3.7 Аппаратуры прерываний

3.8 Разработка устройства управления и форматов микрокоманд

3.9 Разработка ступеней конвейера

3.10 Математический сопроцессор

4. Разработка граф-схем алгоритмов работы микропроцессора

4.1 Разработка ГСА командного цикла микропроцессора

4.2 Разработка ГСА работы ОК

5. Расчетная часть

5.1 Расчет быстродействия

5.2 Расчет надежности аппаратуры очереди команд

5.3 Расчет потребляемой мощности

6. Разработка подпрограммы вычисления функции Z(-x)

Заключение

Список литературы

Приложения процессор команда функция регистр