Синтез цифрового автомата с комбинационной частью на логических элементах. Реализация спроектированного автомата в виде иерархического блока со схемой замещения на библиотечных компонентах в режиме SPICE–проектов. Разработка абстрактных символов.
Аннотация к работе
В работе необходимо синтезировать трехразрядный цифровой автомат на JK-триггерах с комбинационной частью на логических элементах с двумя режимами работы, управляемый входным сигналом m. Сброс осуществляется R=1 (высоким уровнем), автомат тактируется по срезу сигнала С. Также необходимо разработать абстрактные символы, поддерживаемые VHDL-моделями и используемые в проекте элементов, спроектировать иерархический блок со схемой замещения на зарубежных библиотечных компонентах в режиме SPICE - проектов, и на ранее созданных абстрактных символах, разработать функциональную и потоковую VHDL-модели автомата. Условное графическое обозначение (УГО) проектируемого цифрового автомата: Назначение выводов: M - управляющий сигнал (задающий режим работы: при m=0 - автомат работает как сдвигающий регистр влево , если m =1 - двоичный счетчик по модулю 6).Составим таблицу сигналов возбуждения триггеров, при M=1, т.е. для двоичного вычитающего счетчика по модулю 6. При М=0 автомат выполняет функцию регистра сдвига влево, сигналы возбуждения для триггеров в этом случае будут следующими: Выбирать сигнал возбуждения будем по формуле: Где SA - сигнал возбуждения для режима М=1 и SB - сигнал возбуждения для режима М=0.Соберем разработанную схему в ORCAD 9.1 в режиме SPISE на компонентах серии 74LS. Схема будет представлять собой 5 страниц, это три страницы для комбинационных схем сигналов возбуждения триггеров (рис. Для верификации схемы схема была объединена в иерархический блок (рис. 6) и были проведены испытания схемы, временные диаграммы представлены ниже (рис. На временной диаграмме продемонстрировано испытание спроектированного автомата, сначала он работает в режиме регистра сдвига, потом переходит в режим счетчика, причем в запрещенное состояние, сигналы сброса есть и в режиме регистра (инициализация автомата 25нс), так и в режиме счетчика (2800нс).В проекте использовались элементы AND2, OR2, INV, NAND2, JK-триггер, тактируемые срезом, имеющий сигналы сброса и установки по сигналу "0".В моделях отражены задержки, характерные для реальных элементов, использованных в пункте 4. Все разработанные модели находятся в библиотеке rgr_lib.vhd. Код библиотеки представлен в листинге 1. USE ieee.std_logic_1164.all; A : IN std_logic;USE ieee.std_logic_1164.all; USE ieee.std_logic_1164.all; ARCHITECTURE model OF JK IS signal Qint : std_logic; Автомат в виде иерархического блока представлен на рисунке 14.
План
Содержание
1. Постановка задачи
2. Краткое описание объекта проектирования (УГО, назначение выводов, логическая таблица, диаграмма состояний автомата)
3. Синтез цифрового автомата с комбинационной частью на логических элементах
4. Реализация спроектированного автомата в виде иерархического блока со схемой замещения на зарубежных библиотечных компонентах в режиме SPICE - проектов. Верификация схемы
5. Разработка абстрактных символов, используемых в проекте, в соответствии с требованиями ЕСКД
6. Написание VHDL - моделей для ранее созданных символов
7. Реализация спроектированного автомата в виде иерархического блока со схемой замещения на созданных в предыдущих пунктах «самодельных» символах. Моделирование схемы, сравнение с результатами, полученными в пункте 4
8. Разработка функциональной VHDL - модели цифрового автомата (без учета задержек)