Поток данных при прерывании командного цикла. Способы синхронизации ступеней конвейера. Техническая основа реализации RISC. Преимущества RISC-архитектуры процессоров по сравнению с CISC. Основные методы минимизации приостановок работы конвейера.
Аннотация к работе
Конфликты WAW (т.к. команды больше не поступают на ступень WB в порядке их выдачи за выполнения), конфликты типа WAR невозможны (чтение регистров осуществляется на ступени ID) Классы прерываний: Программные - исключительные ситуации при выполнении команд (арифметическое переполнение, деление на нуль, попытка выполнения команды с несуществующим кодом операции, обращения по адресу, выходящему за пределы физического адресного пространства компьютера, и т.п.). Программные - исключительные ситуации при выполнении команд (арифметическое переполнение, деление на нуль, попытка выполнения команды с несуществующим кодом операции, обращения по адресу, выходящему за пределы физического адресного пространства компьютера, и т.п.). Классы прерываний: Программные - исключительные ситуации при выполнении команд (арифметическое переполнение, деление на нуль, попытка выполнения команды с несуществующим кодом операции, обращения по адресу, выходящему за пределы физического адресного пространства компьютера, и т.п.). Технической основой реализации RISC является процессор у которого большое количество внутренних регистров и обмены происходит «регистр - регистр».