20-разрядный аналого-цифровой преобразователь, изготовленный по технологии КМОП 0,9 пм - Курсовая работа

Кроме того, при частоте входном сигнале 5 МГЦ отношение сигнал/искажения (SDR) составляет 74 ДБ, отношение сигнал/шум с искажениями - 60 ДБ. Каждый уровень содержит схему выборки-хранения с усилителем (SHA), аналого-цифровой преобразователь низкого разрешения (ADSC), цифроаналоговый преобразователь низкого разрешения (ЦАП) и вычитатель. Эти преимущества связаны с параллельной работой всех уровней, т.е. в любой момент времени первый уровень работает с новым сигналом, а все остальные уровни работают с остатком от предыдущих. Если ЦАП и схема выборки/хранения идеальные, и межуровневое усиление равно 2, то усиленный остаток остается в пределах диапазона преобразования на следующем уровне, когда нелинейность ADSC сдвигает уровни не более, чем на ±1/2 уровня младшего значащего символа но уровне 2-б. Кроме того, так как линия задержки, показанная на рисунке 2, сдвигает сигнал вправо на величину задержки, то цифровой сигнал на выходе всегда будет меньше или эквивалентен его идеальной форме если нелинейность ADSC может сдвинуть сигнал назад влево не больше, чем на эту же величину.10 показана линейность постоянного тока АЦП со скоростью преобразования 20 Msamples/s. 10(а) дифференциальная нелинейность изображена графически, а на Рис. Это улучшение вызвано увеличением коэффициента усиления операционного усилителя при разомкнутой цепи описанное в 4 разделе и влияет на производительность так хорошо, как показано далее. 11 показывает выход быстрого преобразования Фурье на блоке 4096 последовательных кодов. 11, использовались, чтобы создавать графики зависимости SNDR от входящего уровня, частоты и скорости преобразования.Эта статья описывает конвейерный АЦП с типовыми характеристиками, полученными в итоге в таблице 1, и показывает, что конвейерная архитектура может быть использована в технологии CMOS для производства АЦП приложений.При этом ток, идущий через ключ, должен успевать заряжать подключенную к выходу ключа емкость за время, пока ключ открыт, то есть за период дискретизирующего сигнала: Известно, что чем больше ширины транзисторов ключа тем лучше будет его проводимость, однако увеличение ширин приводит к увеличению искажения вносимого транзистором в сигнал (при закрытии ключа паразитная инжекция искажает значение заряда на емкости, присоединенной к выходу ключа, что приводит к искажению сигнала).IMG_b309a021-efbf-4226-8de2-e06bfa6a377d

IMG_1b584fc0-558c-40a0-94c7-74a18686b546

IMG_fbb3b608-fe77-436b-97bd-50b8a93110ba

IMG_f8c07dc2-4734-4ffd-951f-e2f201b39a93

IMG_42918250-090c-4d0a-8478-4d6aef851d42

IMG_ea845a0a-cc64-4815-b33f-417ff5ef49adНа положительный вход компаратора подается большее напряжение, чем на отрицательный. На выходе компаратора получаем значение единицы.Схема ЦАП является ключевой схемой в 10-разрядном АЦП, поскольку она спроектирована так, что помимо непосредственно ЦАП включает в себя: усилитель выборки хранения (SHA), вычитатель, и умножитель на 2. Основой данной схемы являются конденсаторы Cs (выборки) и Ci (в составе интегратора), Значения емкостей этих конденсаторов подбираются исходя из максимально допустимого шума АЦП, который определяется шумом интегратора. Возьмем значение 400 МКВ и исходя из него рассчитаем емкость: IMG_cb4c24fa-7bce-48ed-b2da-b06f8be49b89

Оглавление

1. Перевод патента

2. Схема КМОП ключа

3. Схема выборки-хранения

4. Схема компаратора

5. Схема для моделирования компаратора

6. Временной анализ компаратора

7. Схема умножающего ЦАП

8. Список использованной литературы

1. Перевод патента

Аннотация

Традиционные конструкции аналого-цифровых преобразователей (АЦП) использовали параллельную архитектуру и биполярные технологии для получения 8-битного разрешения для преобразования с частотой 20*

IMG_f9c9fa4e-1715-4517-b571-e4edef6b04ab

IMG_8ddd4233-e6c6-4083-a4e3-c1f144881a03 выборок/с. Для более чем 8-битной конструкции АЦП параллельной архитектуры требуют больших запрещенных районов и большей потребляемой мощности. Поэтому возник интерес к использованию многоступенчатой архитектуры. Несмотря на то, что биполярные технологии используются для самых быстрых преобразований, для создания многоступенчатого АЦП были так же использованы БИКМОП технологии, которые обеспечивают достаточно высокие темпы преобразования и необходимую частоту выборки. Стоимость таких АЦП, однако, повышается за счет более сложного технологического процесса и требуемой рассеиваемой мощности, которая по-прежнему достаточно высокая (по крайней мере 750 МВТ). Таким образом, снижение стоимости и мощности рассеяния с такой же или большей производительностью в технологиях КМОП является важной задачей.

В одной из предыдущих реализаций КМОП 10-битного АЦП как сообщалось, рассеиваемая мощность была уменьшена до 250 МВТ, однако, скорость его преобразования была ограничена до 15*

IMG_aae7022e-96d3-449c-b364-f431733f133d

IMG_ef9a7612-d799-4b9f-8a30-7a7fd93b3f15 выборок/с, а отношение сигнал/шум (SNR) 52 ДБ с низкочастотным входным сигналом и 45 ДБ с частотой сигнала 7,5 МГЦ. В этой статье представлен девятиэтапный конвейерный АЦП с таким же разрешением, почти такой же рассеиваемой мощностью (240 МВТ), более высокой частотой дискретизации (20*

IMG_5f6b1f2d-4538-4a5c-a480-c2e413c99ba4

IMG_73a29319-616e-4f81-9ed8-54cf59d6a58c выборок/с.), а так же с увеличенным отношением сигнал/шум SNR (60 ДБ с входным сигналом 5 МГЦ). В нем используется улучшенный алгоритм коррекции ошибок и развернутый каскадный операционный усилитель. Преобразователь занимает 8,7

IMG_b0fc87e5-6eb8-4774-a476-3c104d10f710

IMG_821d6eda-3663-40e7-8f17-2bb265f24592 в технологии КМОП 0,9 пм. Кроме того, при частоте входном сигнале 5 МГЦ отношение сигнал/искажения (SDR) составляет 74 ДБ, отношение сигнал/шум с искажениями - 60 ДБ. Основное новшество этого АЦП - улучшенный алгоритм коррекции ошибок, который использует меньше ресурсов на одну стадию, чем в традиционной архитектуре.

Эта статья состоит из четырех основных частей. Раздел 2 представляет собой обзор конвейерных АЦП. В разделе 3 описывается новый алгоритм цифровой коррекции. В разделе 4 описаны схемы, используемые в АЦП. В конце, в разделе 5 приведены результаты экспериментов.

Обзор конвейерных АЦП

Так как основные характеристики конвейерных АЦП были подробно описаны в [7] - [11], то для удобства в этом разделе представлен только их краткий обзор. На рис. 1 представлена блок-схема конвейерного АЦП с k уровнями. Каждый уровень содержит схему выборки-хранения с усилителем (SHA), аналого-цифровой преобразователь низкого разрешения (ADSC), цифроаналоговый преобразователь низкого разрешения (ЦАП) и вычитатель. При работе на каждый уровень поступают выборки с предыдущего уровня. Затем, входной сигнал преобразуется в цифровой код низкого разрешения с помощью ADSC и обратно в аналоговый сигнал с помощью ЦАП. В конце, сигнал на выходе ЦАП вычитается из исходного сигнала, поданного на вход, и полученный остаток поступает на следующий уровень для дальнейшего преобразования.

IMG_4f445783-ae9b-425d-b93e-349075e06e17

Рисунок 1 - Блок-схема конвейерного АЦП

Главное преимущество конвейерных АЦП в том, что они обеспечивают высокую пропускную способность и занимают небольшие области. Эти преимущества связаны с параллельной работой всех уровней, т.е. в любой момент времени первый уровень работает с новым сигналом, а все остальные уровни работают с остатком от предыдущих. (Время задержки не является ограничением в большинстве задач). Если аналого-цифровые преобразования выполняются параллельно, конвейерные архитектуры выполняют операцию за два такта, поэтому пропускная способность может быть довольно высокой. Кроме того, так как все уровни работают одновременно, их можно выбрать нужное количество для получения нужного разрешения. Таким образом, при ограничении некоторых параметров (например, общее разрешение), можно выбрать такое количество уровней, чтобы минимизировать занимаемую площадь на кристалле.

Избыточность и цифровая коррекция

Для построения конвейерного АЦП с большой устойчивостью к ошибкам, вводится избыточность, представляющая собой сумму результатов отдельных уровней, большую, чем общее разрешение. Эта избыточность используется для устранения нелинейности и межкаскадного смещения аналого-цифрового преобразователя (ADSC) с помощью алгоритма цифровой коррекции. В большинстве предыдущих реализаций цифровых алгоритмов коррекции для исправления ошибок используется как сложение, так и вычитание. При таком подходе есть две проблемы. Во-первых, такой способ сложнее проверить, поскольку такая логика имеет три стадии (сложение, вычитание, отсутствие действий) и ни один из этих этапов не обязателен для выходного кода. В результате, отсутствует возможность проверить каждый этап путем изучения исправленного сигнала с выхода АЦП. Таким образом, удовлетворительные результаты функционального тестирования АЦП еще не гарантируют безотказной логики коррекции. Например, во время функционального тестирования, АЦП может содержать набор признаков сравнения, которые заставляют коррекционную логику выполнять только сложение. Тогда присутствие в корректирующей логике неисправностей было бы не обнаружено при тестировании. Если эти после функционального тестирования изменится набор признаков, при котором должно выполняться вычитание, незамеченные неисправности могут привести к тому, что на выходе АЦП сигнал будет неверный. Поэтому, что бы проверить наличие ошибок в логике коррекции тщательно, тестовые векторы должны быть введены непосредственно в логику, минуя АЦП. Во-вторых, данный подход является излишне сложным, так как вычитание эквивалентно сложению с отрицательным значением, поэтому необходимость в вычитания отпадает путем создания необходимого смещения в ADSC и ЦАП.

IMG_aa60c6d9-cd71-4624-b29c-f192c89f6d7f

Рисунок 2 - Блок-схема одного уровня с ADSC и ЦАП

На рис. 2 показано блок-схема одного уровня конвейерного АЦП со смещением в АЦП и ЦАП. Этап 2-b используется в качестве представительного примера. Обе величины смещения равны Ѕ младшего значащего разряда (Vr/4, где полномасштабный сигнал АЦП равен ± V<r)>

IMG_054af7d5-0711-4192-b2df-5b297934b405

Рисунок 3 - Идеальный остаток от сигнала принятый а) без задержки б) с задержкой

ADSC равномерно сдвигает график каждого отдельного участка определенного уровня вправо, а ЦАП сдвигает весь график вниз. Поскольку в половине шкалы на рис 3 б нет сигнала, то у каждого уровня многоуровневого АЦП будет довольно таки хорошая передаточная характеристика на половине шкалы.

Пусть диапазон коррекции можно определить как сумму всех определенных уровней, сдвинутых так, что бы быть устойчивыми к ошибкам. Если ЦАП и схема выборки/хранения идеальные, и межуровневое усиление равно 2, то усиленный остаток остается в пределах диапазона преобразования на следующем уровне, когда нелинейность ADSC сдвигает уровни не более, чем на ±1/2 уровня младшего значащего символа но уровне 2-б. При таких условиях ошибки, вызванные нелинейностью ADSC, могут быть исправлены, поэтому диапазон исправления здесь ±1/2 LSB или ± Vr/4, что означает, что линейность ADSC должна быть соизмерима с отдельными отсчетами, а не со всем разрешением АЦП. Кроме того, так как линия задержки, показанная на рисунке 2, сдвигает сигнал вправо на величину задержки, то цифровой сигнал на выходе всегда будет меньше или эквивалентен его идеальной форме если нелинейность ADSC может сдвинуть сигнал назад влево не больше, чем на эту же величину. Таким образом, коррекция требует либо отсутствие изменений, либо увеличения. Поскольку соответствующей коррекционной логике не нужно делать вычитание, то ее легче проверить, чем обычную логику цифровой коррекции. Однако, так как оба оставшихся варианта не обязательно могут произойти во время функционального теста АЦП, то проверка логики коррекции все еще проблематична.

Хотя идеальный остаток (рис. 3а) всегда находится в промежутке ± Vr/4, на рис. 3б он находится в промежутке от - Vr/2 до Vr/4. С одинаковыми уровнями и межкаскадным усилением равным 2, минимальный остаток (рис. 3б) получается на левом конце графика и лежит на нижнем уровне преобразования границы следующего уровня АЦП. Несмотря на то, что сдвиг уровня сигнала никак не влияет на значение остатка на левом конце графика, межкаскадное смещение или ошибка усиления могут вызвать смещение графика на левом конце ниже диапазона преобразования следующего уровня. Влияние этих факторов на линейность АЦП будет представлена дальше.

Межкаскадная ошибка задержки сдвигает весь график и это эквивалентно комбинации двух смещений на предыдущем этапе: ответвление сигнала и изменение полярности. Если диапазон коррекции не превышает комбинацию этих смещений в АЦП, и нелинейность в АЦП устраняет эффект смещения при цифровой коррекции, относя входное смещение только к межкаскадному смещению. Начиная с диапазона коррекции отсчеты сдвигаются так, чтобы быть устойчивыми к ошибке и, начиная с уровня левого конца графика, остаток не зависел от бы от перемещения отсчетов. Поэтому, увеличенный остаток в левом конце графика (рис. 3б) (по сравнению с рис. 3а) не увеличивает чувствительность к изменению линейности между уровнями.

Межкаскадная ошибка усиления в масштабе всего участка и смещение графика по вертикали вызывает ошибки в аналоговом входе следующего этапа, когда используется ненулевой остаток. Если ошибка в аналоговом входе следующего уровня для одного участка больше чем

IMG_1a874615-969a-4bc0-ae1c-ef4d8f9c4198

IMG_b838c1c6-482c-499e-8177-c3ccad2f7110 (где r - разрешение, остающееся после ошибки межкаскадного усиления), то ошибка преобразования не будет исправлена при цифровой коррекции. Для всех ненулевых остатков, затронутых ошибками межкаскадного усиления, границы преобразования не имеют какого-либо специального значения. Однако, эффект ошибки усиления является наибольшим для остатка с наибольшим значением, который такой же, как и в левом конце в идеальном случае. На практике нелинейность ADSC увеличивает остаток с одной стороны затронутых отсчетов, но величина остатка слева все равно больше любого другого значения, если нелинейность ADSC в пределах диапазона исправления. Поэтому эффект межкаскадной ошибки усиления при линейности ADSC ухудшается увеличенным остатком в левой части и в идеальном случае, и на практике. Кроме того, увеличенное значение остатка также увеличивает размах сигнала на выходе межкаскадного усиления.

IMG_fbd70740-c2d9-4714-b008-bba3e0ff5196

Рисунок 4 - Идеальный остаток от входного сигнала с использованием компаратора

Для решения этих проблем, к схеме АЦП может быть добавлен компаратор чтобы уменьшить величину остатка в идеальном случае. На рис. 4 показан график получающийся при идеальном остатке для примера 2б. (Смещение компаратора здесь принимается равным нулю.) Порог дополнительного компаратора от - 3/4 Vr, и этот компаратор не изменяет выходной цифровой сигнал этого уровня, а только ограничивает величину идеального остатка до - Vr/4. Несмотря на то, что данный пример показан только для уровня 2б, такой подход работает на любом уровне. К примеру, циклический АЦП с одним дополнительным компаратором. Главное преимущество этой технологии - уменьшение величины идеального остатка до 1/2 LSB на отдельном уровне, сокращение необходимого размаха сигнала на выходе при межкаскадном усилении, уменьшение чувствительности к ошибкам усиления так же, как и на рис. 3а. Важность этого преимущества, однако, уменьшается изза присутствия нелинейности ADSC, которая увеличивает максимальную величину остатка около затронутых значений. Кроме того, функциональное тестирование АЦП все еще не полностью тестирует логику коррекции, потому что неисправленные на выходе коды не показывают какое увеличение или изменение они претерпели по сравнению с входным сигналом. Поэтому, основные недостатки этого метода заключаются в требовании дополнительных компараторов и в проблематичности проверки корректирующей логики. Чтобы преодолеть эти проблемы вместо большого количества компараторов в ADSC, их используется на один меньше.

Поскольку диапазон исправления на рис. 3б ±1/2LSB на 2-б уровне и потому, что главный уровень сигнала 1/2LSB на уровне ниже полного масштаба рис. 3б, показывает также, что компаратор не обязателен на всех уровнях, кроме последнего. Его удаление вызывает ошибку, которую можно исправить при выходном полномасштабном сигнале ADSC. Рисунок 5 показывает график идеального остатка от сигнала на уровне 2-б. (Смещение компаратора здесь принято равным нулю.) Без главного компаратора цифровой сигнал на выходе никогда не достигнет значения 11 и остаток будет повышаться и увеличится больше, чем до 1/4. Поскольку остаток в правом конце (рис. 5) имеет ту же величину, что и остаток в левой части (рис. 3б и рис. 5), удаление главного компаратора не увеличивает величину максимального остатка. Для получения кода 11 из этого этапа логика исправления ошибок постепенно увеличивает результат этого этапа. Кроме того, для получения кода 00 на выходе с этого уровня после исправления коррекционная логика ничего не должна делать, так как нет операции вычитания. Таким образом, возможность корректирующей логики выполнять оба типа действия (сложение и отсутствие каких-либо изменений), может быть проверена просто тестированием всего АЦП на присутствие всех его возможных комбинаций на выходе. Это значительно упрощает тестирование корректирующей логики.

IMG_840f3984-2015-4696-a5e6-4f1ca13f79f4

Рисунок 5 - Идеальный остаток сигнала без главного компаратора

Кроме того, после удаления главного компаратора диапазон коррекции останется ±1/2LSB на уровне 2-б, потому что находящиеся уровни сигнала могут быть сдвинуты выше до получившегося остатка и превышать уровень преобразования следующего этапа. Поэтому в данном примере необходимы только два компаратора на каждом этапе, кроме последнего. На последнем этапе все еще требуется 3 компаратора для исправления выходного сигнала. В целом, если n - число выходных битов на этап, то на каждом уровне требуется

IMG_a328d95d-a3ac-4915-8eae-b82f7e911352

IMG_70646ca2-0b49-4e28-b75d-f0807b925260 компараторов, кроме последнего, на котором нужен

IMG_976ce944-8710-437d-aa80-c441cfe65eba

IMG_115db746-7279-42cc-bda6-0cb991a2bea8 компаратор. В результате разрешение каждого этапа кроме последнего равно

IMG_25e3a5b6-ccd5-458f-99d0-183b56f9a4ad

IMG_6760fc79-73c6-4742-851e-caff5892eda9 бит. Если n = 2, как в нашем примере, разрешение каждого уровня будет 1,5 бита и архитектура идентична предложенной Юсуфом (17 в списке литературы), потому что 1 битный ADSC с добавленным компаратором тоже самое что 2 битный ADSC без компаратора. Уменьшение количества компараторов уменьшает общую площадь на кристалле и рассеиваемую мощность, а так же емкостную нагрузку на каждую схему выборки/хранения SHA. Это также сокращает требуемое количество уровней в ЦАП, что важно, так как это способствует увеличению скорости и уменьшает его чувствительность к емкостной ошибке.

Описание схемы

IMG_7a3101b7-90ed-49b9-9d3a-1eb2dad5b6b3

Рисунок 6 - Схема блок прототипа

На рис. 6 показана блок схема прототипа. Она содержит ядро АЦП, логику цифровой корректировки и тактовый генератор. Для увеличения PSSR (коэффициент реакции питающего напряжения) и уменьшения частых гармонических искажений, все аналоговые сигналы являются полностью дифференциальными. Предположим, что все этапы идентичны с целью уменьшения времени проектирования. Самая основная архитектурная характеристика - индивидуальное разрешение этапа. Она определяет количество этапов, требуемых для получения разрешения 10-b, и устанавливает значение межкаскадного усиления. Выбор оптимального разрешения этапа определяется двумя факторами: скоростью преобразования и линейностью. Чтобы охватывать приложения со скоростной передачей видео, требуется скорость преобразования 20 Msamples/s. Это соответствует периоду преобразования 50 нс, который разделен на две неперекрывающиеся фазы равной продолжительности тактовым генератором. В результате, время урегулирования операционного усилителя должно быть менее 25 нс. Кроме того, коэффициент усиления при разомкнутой цепи операционного усилителя должен быть более 2000, чтобы получить линейность 10-b в АЦП. Для достижения этих требований, должно быть выбрано минимальное разрешение этапа, потому что при этом будет минимизировано требуемое межкаскадное усиление, которое, в свою очередь, максимизирует пропускную способность, так как в любых технологиях усиление пропускной способности ограничено. В тоже время, однако, должна присутствовать некоторая избыточность для устранения эффекта нелинейности ADSC (АЦП низкого разрешения) и межкаскадное смещение при полной линейности. Чтобы уравновесить эти проблемы, здесь было выбрано разрешение 1.5 b; это значит, что на каждом этапе есть три возможных вывода. При межкаскадном усилении, равном двум, каждый этап привносит 1 b к полному разрешению. Остальные Ѕ b на каждом этапе - избыточные. Логика цифровой корректировки устраняет эту избыточность и производит вывод разрешением 10 b.

IMG_3a4b1038-9005-4313-8c7b-02a8e7e7253f

Рисунок 7 - Схема умножающего ЦАП

Каждый этап содержит один операционный усилитель и два компаратора, кроме последнего этапа, на котором используется три компаратора. Так как всего 9 этапов, в целом используется 9 операционных усилителей и 19 компараторов. На рис. 7 каждый базовый этап содержит АЦП низкого разрешения и ЦАП, которые совместно используют общую цепочку резисторов. Хотя эта конфигурация и уменьшает площадь, она также увеличивает требования к резисторам. Здесь вместо этого используются ЦАП на конденсаторах. В результате, резисторы только определяют уровни АЦП низкого разрешения. Поскольку избыточность и цифровая корректировка делает линейность преобразования нечувствительной к этим уровням, то линейность преобразования больше не зависит от соответствующих резисторов, а только от соответствующих конденсаторов и операционного усилителя. ЦАП, вычитающее устройство и SHA (усилитель выборки и запоминания) совместно используют общий массив конденсаторов, и их функции объединены в умножающийся ЦАП. Это ключевая схема в АЦП и она описана далее. Полный умножающийся ЦАП с разрешением 2-b с усилением 2 требует шести эквивалентных конденсаторов, и он способен создавать 5 уровней ЦАП. Один способ увеличить полосу пропускания с обратной связью и скорость такого умножающего ЦАП - увеличение коэффициента обратной связи. Чтобы сделать это без изменения уровня усиления, можно удалить 2 конденсатора выборки, и умножающий ЦАП сможет выбирать одновременно и выборочные и интегрирующие конденсаторы[19]. Рис. 7(а) показывает схему полученного умножающего ЦАП. Он состоит из операционного усилителя, четырех эквивалентных конденсаторов и нескольких переключателей. Рис. 7(b) показывает временную диаграмму тактовых сигналов. Два основных такта ф1 и ф2 не наложены друг на друга. Для уменьшения ошибки перехода sample-to-hold также используются два дополнительных такта ф1’ и ф1”. В то время как ф1, ф1’ и ф1” подняты, входы операционного усилителя соединены с друг другом и выводом bias 6, входы SHA соединены с конденсатором выборки Cs и интегрирующим конденсатором С1. Когда ф1” опущен, входы операционного усилителя отсоединены от вывода bias 6, но остаются соединены друг с другом пока не опущен ф1’. Пока поднят ф2, интегрирующие конденсаторы подключены к операционному усилителю и конденсаторы выборки подключены друг к другу, положительный сигнал или отрицательный сигнал - зависит от состояния цифровых входов X-Z. Результирующий выход состоит из двух частей: одна является результатом прямой связи интегрирующих конденсаторов, а другая - зависимостью между интегрирующими конденсаторами и конденсаторами выборки. Так как только вторая часть является зависимостью, прямая связь сокращает эффект несоответствия конденсаторов на межкаскадном усилении. Это важно, потому что точность межкаскадного усиления 2 определяет линейность АЦП. Для минимизации ошибок усиления без обрезки, полностью дифференциальный массив конденсаторов с окружающими фиктивными конденсаторами используется в умножающем ЦАП.

Так как цифровые входы X-Z управляют только двумя конденсаторами, этот ЦАП создает только три уровня. Игнорируя паразитные явления, коэффициент обратной связи здесь С1/С1 Cs или Ѕ когда С1 = Cs. При тех же условиях, коэффициент обратной связи в стандартном умножающем ЦАП с разрешением 2-b (с двумя дополнительными конденсаторами выборки) равен С1/(С1 2Cs) или 1/3. Если умножающий ЦАП с тремя уровнями и разрешением 2-b использует тот же операционный усилитель, то различие в коэффициентах обратной связи преобразуются в различия в цикле усиления; поэтому, игнорируя паразитные влияния, трехуровневый умножающий ЦАП на 50% быстрее, чем стандартный дубликат с разрешением 2-b. Это важно, потому что скорость умножающего ЦАП ограничивает скорость преобразования АЦП. Многие архитектуры операционных усилителей могут получить коэффициент усиления при разомкнутой цепи, по крайней мере, 2000; однако, немногие из них способны получить время урегулирования менее чем 25 нс в технологии 1-pm CMOS. Предыдущие проекты быстрых операционных усилителей на переключаемых конденсаторах имеют класс A/B и архитектуру свернутого каскада [9], [22]. Чтобы минимизировать сигнально-зависимый текущий источник питания и чтобы избавится от необходимости использовать р-канальные транзисторы на пути сигнала, здесь используется операционный усилитель развернутого каскада класса А.

IMG_4e384422-3898-446a-b13d-eda9bb4daefc

Рисунок 8 - Схема операционного усилителя

Рис. 8 показывает схему операционного усилителя. Она состоит из входной дифференциальной пары (М1, М2), источника тока (М3), двух уровней n-канальных каскадов (М4-М7), двойных р-канальных каскадов (М8-М13) в качестве нагрузки. Обратная связь общего режима переключаемых конденсаторов и цепь смещения используются также, но не показаны для упрощения схемы. Согласно моделированию, усиление операционного усилителя составляет около 80 ДБ и его выход урегулируется в течение 20 нс с 4-V дифференциальным выводом в нагрузку на 3 ПФ. Эта схема отлична от той, что показана на [18], в которой только использовался один уровень каскадов n-типа. Дополнительный уровень из каскадов здесь был вставлен для увеличения усиление разомкнутого цикла операционного усилителя, чтобы уменьшить нелинейность АЦП [18].

АЦП низкого разрешения состоит из линейки резисторов, банка компараторов и кодера и сконструирован, так же как и в [9], за исключением того, что здесь на этап требуется только два компаратора.

IMG_56c53542-e70d-456c-bf93-f02761a367a7

Рисунок 9 - Схема компаратора

На рис. 9 показана схема компаратора. Схема состоит из свернутого каскадного усилителя (М1-М7) в котором нагрузка заменена защелкой (М8-М10). А архитектура свернутого каскада выбрана так, что n-канальные транзисторы могут использоваться и в дифференциальной паре и в защелке. Когда М10 открыт, выходы компаратора соединены вместе и к затворам М8 и М9. В этой конфигурации ток, вытекающий из каскада, течет через М10. Когда М10 закрыт, выводы компаратора разделены, оставляя М8 и М9 подключенными в конфигурации положительной обратной связи. В результате дифференциальные потоки, выходящие из каскадов заряжают выходной паразитный узел и вывод фиксируется; т.е. один выход уходит к положительному питанию, а другой - в землю. Поскольку защелка активирована, активная нагрузка не требуется. Это уменьшает выходную паразитную емкость и в результате ускоряет компаратор. Согласно моделированию, компаратор требует около 8 нс для установки.

На Рис. 10 показана линейность постоянного тока АЦП со скоростью преобразования 20 Msamples/s. На Рис. 10(а) дифференциальная нелинейность изображена графически, а на Рис. 10(b) изображена интегральная нелинейность. Величины максимального значения DNL и INL менее чем 0.2 и 0.25 от LSB соответственно. Нелинейность здесь приблизительно в 4 раза меньше чем показанная на [18]. Это улучшение вызвано увеличением коэффициента усиления операционного усилителя при разомкнутой цепи описанное в 4 разделе и влияет на производительность так хорошо, как показано далее. Рис. 11 показывает выход быстрого преобразования Фурье на блоке 4096 последовательных кодов. Скорость преобразования 20 Msamples/s и вход - полномасштабная синусоида с частотой 4.97 МГЦ. SNR около 60 ДБ; SDR около 74 ДБ; SNDR примерно 60 ДБ. SDR примерно на 14 ДБ больше, чем на рисунке [18]. Потому что SNR ограничено шумом квантования, однако, SNDR здесь также ограничено шумом квантования. Далее, выводы БПФ, такие как на Рис. 11, использовались, чтобы создавать графики зависимости SNDR от входящего уровня, частоты и скорости преобразования. Рис. 12 показывает графики зависимости SNDR от входящего уровня для двух входных частот: 100 КГЦ и 19.9 МГЦ. Вход с частотой 19.9 МГЦ моделируется со скоростью 20 Msamples/s в 100 КГЦ выход АЦП. Идеальна кривая 10-b также показана. Обе кривые близки к идеалу, кроме мест высокого входного уровня сигнала. Для входа 100 КГЦ пиковый уровень SNDR примерно 60 ДБ вместо 62 ДБ для идеального случая. Для входа 19.9 МГЦ пиковый уровень SNDR примерно 55 ДБ. Эти различия вызваны искажениями, полученными от входов SHA.

Рис. 13 показывает график зависимости SNDR от входной частоты. Скорость преобразования постоянно 20 Msamples/s. Уровень SNDR ниже на 3 ДБ когда входящая частота равна 15 МГЦ. В конечном счете, SNDR понижается до 6 ДБ за октаву, потому что оно ограничено дрожанием в момент выборки. Эта производительность намного лучше, чем для АЦП без SHA. На рис. 14 показана зависимость SNDR от скорости преобразования для разных значений Ib. Расположение было автоматически направлено, кроме аналоговых блоков. Это важно, поскольку структура состоит из модулей, и автоматическая маршрутизация позволяет быстро реализовывать семейство конвейерных АЦП.Эта статья описывает конвейерный АЦП с типовыми характеристиками, полученными в итоге в таблице 1, и показывает, что конвейерная архитектура может быть использована в технологии CMOS для производства АЦП приложений.

1. В.В. Баринов, Ю.В. Круглов, А.Г. Тимошенко. Учебно-методические разработки для самостоятельной работы студентов по курсу: «Основы схемотехники КМДП аналоговых ИМС» / Под ред. д.т.н. проф. В.В. Баринова, 2007.

Размещено на